在Verilog HDL中x表示不确定或未知的逻辑状态,那么x是否可以用来作为标识符呢?
海棠朵朵2022-10-04 11:39:541条回答
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wetyyu89 共回答了16个问题 |采纳率93.8%- 可以,在模块中声明即可
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