cpld

CPLD,complicated progamable logic device.复杂可编程逻辑器件，搞过。EDA，electronic design auto.电子设计自动化，搞过。RAM, 数据存储器。CMOS，LSTTL，老长老长的，忘记了，反正是晶体管。VHDL，超高速硬件描述语言。我刚搞定这个，不难。EPGA,可编程门阵列，快要搞了。ROM，存储器，只读。

ARM是处理器内核,是一个cpu架构,就像x86一样.fpga,cpld是一类东西,都属于"可编程逻辑器件",fpga更先进,注意这里的可编程是指硬件编程用vhdl等硬件设计语言编程.最终的结果出来是一个硬件电路,不是程序.asic指fpga,cpld用vhdl编出来的东西,也指在流水线上生产出来的专用集成电路.

ARM是处理器内核,是一个cpu架构,就像x86一样.fpga,cpld是一类东西,都属于"可编程逻辑器件",fpga更先进,注意这里的可编程是指硬件编程用vhdl等硬件设计语言编程.最终的结果出来是一个硬件电路,不是程序.asic指fpga,cpld用vhdl编出来的东西,也指在流水线上生产出来的专用集成电路.

FPGA现场可编程逻辑门阵列，CPLD复杂可编程逻辑器件，ASIC专用集成电路FPGA主要用于控制用，编程时必须仔细分析相关时序问题，晶振频率高，一般几十M左右；而CPLD频率相对FPGA低，对时序要求也没那么高，简单的讲，就是两者的内部结构不同。而ASIC是你用FPGA或CPLD实现了某个特定的功能之后，根据你的程序的布局布线，再经过流片而成的一个集成电路，只能实现一种功能。

asic：Application Specific Integrated Circuitfpga：Field Programmable Gata Arraycpld：Complex Programmable Logic Device集成电路（IC）从用途上分类，可以分为专用集成电路（asic）和通用集成电路。从IC的制造方式上来说，通用集成电路通常采用全定制方式；而ASIC的制造方式则有全定制方式和半定制方式之分。目前，半定制方式中，最常用的是可编程逻辑器件（PLD）方式，而FPGA是较常见的一种PLD。综上所述，FPGA是一种半定制的ASIC。

你可以参考一下Altera公司的MAX 10系列中的10M08DCV81，它有8100个逻辑单元，378kbitsRAM，81个引脚，56个用户I/O。

不一定啊，MAX II 器件包括PLD、CPLD和FPGA.

双向口有固定描述格式，添加输出Z的描述，否则综合不出来三态门的。两个建议：1、重写双向口描述，例子：三态门控制信号oe为1，bidir为输出，否则输出Z（即为输入）ARCHITECTURE behavior OF bidir_pin IS BEGIN bidir <= from_core WHEN oe=‘1" ELSE “ZZZZ”;to_core <= bidir; END behavior;2、你要3选1，但是双向口描述的时候建议在参考上面结构的同时，把选择信号KE嵌套到if里去&一下，不要用case语句。VHDL我不熟，但是verilog里双向口控制信号加一级case语句有时候会出问题。

【答案】：CPLD器件采用EPROM、E2PROM、E2CMOS或Fast Flash等存储技术，编程数据可以永久保存，系统掉电后编程数据不会丢失，因而称为在系统可编程，简称isp。FPGA器件采用SRAM工艺，其内部逻辑功能和连线由芯片内SRAM所存储的数据决定，掉电时SRAM内的数据会丢失，因此，系统加电时，通过存储在芯片外部的串行PROM或由系统控制器提供的数据对FPGA器件进行编程，配置完成以后，可以通过复位信号进行在线重新配置，装入新的数据。一般情况下，重配置时间少于100ms，所以在系统工作过程中可以实时地改变配置，因此，FPGA器件具有isc(insystem configure)功能。此过程叫做在系统配置。

是Altera MAXII系列，你要EPM570下面还有G、Z等型号，问题不够具体啊。整个系列资料在这：http://www.altera.com.cn/cgi-bin/devsearch.pl?pn=0&q=epm570&site=chinaEPM570Z的管脚定义在这：http://www.altera.com.cn/literature/dp/max2/EPM570Z.pdf

好像不行的。。如果能读出来的话那不就泄密了么！就和软件行业的反编译一样了啊，不被允许的。

cpld内部集成了很多宏单元，锁存和比较功能只是对内部逻辑单元连线形成的功能模块，当然是有的，不用时钟也能用的，你可以先看看锁存器的基本原理，就知道怎么用了

你说反了吧?CPLD是用于多输入，复杂的内部逻辑与或表达处理。组合逻辑资源非常多。烧录一次不会丢失。像现在很多手机，比如按键多功能编码，总线处理会用到cpld。fpga是用内部查找表做的组合逻辑，现在都集成内部RAM资源，非常多的资源。但是价格比cpld贵。

在线编程接口

FPGA基于查找表结构和SRAM CMOS工艺，集成度高、速度快、成本低；CPLD基于乘积项结构和EECMOS工艺，与FPGA相比，集成度稍低一些，相同规模下成本略高。在对内部逻辑资源的要求比较多（内部逻辑复杂）的情况下，选用FPGA比较合适，但当内部逻辑非常简单时，因为较难买到很小规模的FPGA芯片，则选用CPLD比较合算。

FPGA的门多比较多在一些高端需要大量逻辑设计里面用，单独使用。CPLD相对于来说门的数目比较少，一般都是配合DSP来使用。当你的FPGA或者CPLD大批量使用同一产品软件不变的情况就可以向有ASIC能力的厂家申请制作特定的ASIC芯片。厂家会给你评估然后制作对应你的功能的ASIC这样可以节约成本技术保密。

CPLD结构简单，并且可以输入代码编程，并且断电后不丢失，代码可改，意味着同一芯片可以在多种场合使用。因此用途广泛，电子告示牌，交通灯系统好像都用。自己的理解。

可以

在EDA工程中，CPLD和FPGA相比，CPLD的延时会更小。因为CPLD的延时是可以估算的。CPLD结构简单，因此，实现的逻辑简单的话，每个环节的延迟是可以事先计算好的；复杂逻辑照样不好预估，CPLD也有布线捷径；另外，CPLD因为绕的远，某些布线延迟比较大。但是由于FPGA的硬件结构，也就是FPGA内部构造复杂，布局布线结果有随机性。因此，每个环节的延迟难于预估，导致FPGA的信号延时不好预测和控制，所以CPLD的延时精度比FPGA的好一些。扩展资料：CPLD和FPGA的区别：①CPLD更适合完成各种算法和组合逻辑，FPGA更适合于完成时序逻辑。换句话说，FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而乘积项丰富的结构。②CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而FPGA的分段式布线结构决定了其延迟的不可预测性。③在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程，FPGA主要通过改变内部连线的布线来编程；FPGA可在逻辑门下编程，而CPLD是在逻辑块下编程。④FPGA的集成度比CPLD高，具有更复杂的布线结构和逻辑实现。⑤CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术，无需外部存储器芯片，使用简单。而FPGA的编程信息需存放在外部存储器上,使用方法复杂。⑥CPLD的速度比FPGA快，并且具有较大的时间可预测性。这是由于FPGA是门级编程，并且CLB之间采用分布式互联，而CPLD是逻辑块级编程，并且其逻辑块之间的互联是集总式的。⑦在编程方式上，CPLD主要是基于E2PROM或FLASH存储器编程，编程次数可达1万次，优点是系统断电时编程信息也不丢失。CPLD又可分为在编程器上编程和在系统编程两类。FPGA大部分是基于SRAM编程，编程信息在系统断电时丢失，每次上电时，需从器件外部将编程数据重新写入SRAM中。其优点是可以编程任意次，可在工作中快速编程，从而实现板级和系统级的动态配置。⑧CPLD保密性好，FPGA保密性差。⑨一般情况下，CPLD的功耗要比FPGA大，且集成度越高越明显。参考资料：百度百科-CPLD与FPGA

FPGA适合复杂系统的应用，CPLD适合小规模应用，要从功耗、接口，速度、价格等方面加以考虑，没有绝对的界限，我们做过很多案例，多数时候是按开发习惯选用的。

logic cell逻辑单元LUT（s） look up table（s）查找表。LUT是LE组成部分。LE （logic element）逻辑元件，是CPLD的最小逻辑元件LABs（logic array blocks ）是由一组LEs组成macrocell宏单元，宏单元由逻辑阵列 logic array，产品条款选择矩阵和可编程寄存器三个功能模块组成。

可以让CPLD运行起来的最小硬件结构：CPLD芯片、时钟电路、电源电路、JTAG配置电路、复位电路。 以上为CPLD最小系统的构成，以保证CPLD正常工作，在此基础上添加其他的外围电路方可实现各种各样的功能。

第1章 概 述21世纪人类将全面进入信息化社会，对微电子信息技术和微电子VLSI基础技术将不断提出更高的发展要求，微电子技术仍将继续是21世纪若干年代中最为重要的和最有活力的高科技领域之一。而集成电路(IC)技术在微电子领域占有重要的地位。伴随着IC技术的发展，电子设计自动化(Electronic Design Automation EDA)己经逐渐成为重要设计手段，其广泛应用于模拟与数字电路系统等许多领域。VHDL是广泛使用的设计输人硬件语言，可用于数字电路与系统的描述、模拟和自动设计.CPLD/FPGA（复杂可编程逻辑器件/现场可编程门阵列）为数字系统的设计带灵活性，兼有串!并行工作方式和高集成度!高速!高可靠性等明显的特点，CPLD/FPGA的时钟延迟可达纳秒级，结合其并行工作方式，在超高速领域和实时测控方面有非常广泛的应用。本次设计的目的是使用可编程逻辑器件设计一个专用的A/D转换器的控制器，取代常用的微控制器，用于数据采集。本文讲述对A/D进行数据采样控制。设计要求用一片CPLD/FPGA，模数转换控制器ADC和LED显示器构成一个数据采集系统，用CPLD/FPGA实现数据采集中对A/D 转换，数据运算，及有关数据的显示控制。课题除了学习相应的硬件知识外，还要学习如何使用VHDL语言设计可编程逻辑器件。未来的EDA技术向广度和深度两个方向发展.(1)在广度上，EDA技术会日益普及.在过去，由于EDA软件价格昂贵，对硬件环境要求高，其运行环境是工作站和UNIX操作系统.最近几年，EDA软件平台化进展迅速，这些PC平台上的EDA软件具有整套的逻辑设计、仿真和综合工具.随着PC机性能的提高，PC平台上的软件功能将会更加完善.(2)在深度上，EDA技术发展的下一步是ESDA伍electronic System Design Automation电子系统设计自动化)和CE (Concurrent Engineering并行设计工程).目前的各种EDA工具，如系统仿真，PCB布线、逻辑综合、DSP设计工具是彼此独立的.随着技术的发展，要求所有的系统工具在统一的数据库及管理框架下工作，由此提出了ESDA和CE概念。第2章 EDA的发展历程及其应用2.1电子设计自动化(EDA)发展概述2.1.1什么是电子设计自动化(EDA ) 在电子设计技术领域，可编程逻辑器件(如PLD, GAL)的应用，已有了很好的普及。这些器件为数字系统的设计带来极大的灵活性。由于这类器件可以通过软件编程而对其硬件的结构和工作方式进行重构，使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程、乃至设计观念。电子设计自动化(EDA)是一种实现电子系统或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，吸收了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，是20世纪90年代初从CAD(计算机辅助设计)、CAM(计算机辅助制造)、CAT(计算机辅助测试)和CAE(计算机辅助工程)的概念发展而来的。EDA技术就是以计算机为工具，在EDA软件平台上，根据硬件描述语言HDL完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局线、仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。设计者的工作仅限于利用软件的方式来完成对系统硬件功能的描述，在EDA工具的帮助下和应用相应的FPGA/CPLD器件，就可以得到最后的设计结果。尽管目标系统是硬件，但整个设计和修改过程如同完成软件设计一样方便和高效。当然，这里的所谓EDA主要是指数字系统的自动化设计，因为这一领域的软硬件方面的技术已比较成熟，应用的普及程度也已比较大。而模拟电子系统的EDA正在进入实用，其初期的EDA工具不一定需要硬件描述语言。此外，从应用的广度和深度来说，由于电子信息领域的全面数字化，基于EDA的数字系统的设计技术具有更大的应用市场和更紧迫的需求性。2.1.2 EDA的发展历史EDA技术的发展始于70年代，至今经历了三个阶段。电子线路的CAD(计算机辅助设计)是EDA发展的初级阶段，是高级EDA系统的重要组成部分。它利用计算机的图形编辑、分析和存储等能力，协助工程师设计电子系统的电路图、印制电路板和集成电路板图;采用二维图形编辑与分析，主要解决电子线路设计后期的大量重复性工作，可以减少设计人员的繁琐重复劳动，但自动化程度低，需要人工干预整个设计过程。这类专用软件大多以微机为工作平台，易于学用，设计中小规模电子系统可靠有效，现仍有很多这类专用软件被广泛应用于工程设计。80年代初期，EDA技术开始技术设计过程的分析，推出了以仿真(逻辑模拟、定时分析和故障仿真)和自动布局与布线为核心的EDA产品，这一阶段的EDA已把三维图形技术、窗口技术、计算机操作系统、网络数据交换、数据库与进程管理等一系列计算机学科的最新成果引入电子设计，形成了CAE—计算机辅助工程。也就是所谓的EDA技术中级阶段。其主要特征是具备了自动布局布线和电路的计算机仿真、分析和验证功能。其作用已不仅仅是辅助设计，而且可以代替人进行某种思维。CAE这种以原理图为基础的EDA系统，虽然直观，且易于理解，但对复杂的电子设计很难达到要求，也不宜于设计的优化。所以，90年代出现了以自动综合器和硬件描述语言为基础，全面支持电子设计自动化的ESDA(电子系统设计自动化)，即EDA阶段、也就是目前常说的EDA.过去传统的电子系统电子产品的设计方法是采用自底而上(Bottom_ Up)的程式，设计者先对系统结构分块，直接进行电路级的设计。这种设计方式使设计者不能预测下一阶段的问题，而且每一阶段是否存在问题，往往在系统整机调试时才确定，也很难通过局部电路的调整使整个系统达到既定的功能和指标，不能保证设计一举成功。EDA技术高级阶段采用一种新的设计概念:自顶而下(Top_ Down)的设计程式和并行工程(Concurrent engineering)的设计方法，设计者的精力主要集中在所要电子产品的准确定义上，EDA系统去完成电子产品的系统级至物理级的设计。此阶段EDA技术的主要特征是支持高级语言对系统进行描述，高层次综合(High Level Synthesis)理论得到了巨大的发展，可进行系统级的仿真和综合。图2-1给出了上述三个阶段的示意图。 图2-1 EDA发展阶段示意图2.1.3 EDA的应用 随着大规模集成电路技术和计算机技术的不断发展，在涉及通信、国防、航天、医学、工业自动化、计算机应用、仪器仪表等领域的电子系统设计工作中，EDA技术的含量正以惊人的速度上升;电子类的高新技术项目的开发也依赖于EDA技术的应用。即使是普通的电子产品的开发，EDA技术常常使一些原来的技术瓶颈得以轻松突破，从而使产品的开发周期大为缩短、性能价格比大幅提高。不言而喻，EDA技术将迅速成为电子设计领域中的极其重要的组成部分。电子设计专家认为，单片机时代已经结束，未来将是EDA的时代，这是极具深刻洞察力之言。随着微电子技术的飞速进步，电子学进入了一个崭新的时代。其特征是电子技术的应用以空前规模和速度渗透到各行各业。各行业对自己专用集成电路(ASIC)的设计要求日趋迫切，现场可编程器件的广泛应用，为各行业的电子系统设计工程师自行开发本行业专用的ASIC提供了技术和物质条件。与单片机系统开发相比，利用EDA技术对FPGA/CPLD的开发,通常是一种借助于软件方式的纯硬件开发，可以通过这种途径进行专用ASIC开发，而最终的ASIC芯片，可以是FPGA/CPLD，也可以是专制的门阵列掩模芯片，FPGA/ CPLD起到了硬件仿真ASIC芯片的作用。2.2基于EDA的FPGA/ CPLD开发 我国的电子设计技术发展到今天，将面临一次更大意义的突破，即FPGA/CPLD (Field Programmable Gate Array，现场可编程门阵列/Complex Programmable Logic Device，复杂可编程逻辑器件)在EDA基础上的广泛应用。从某种意义上说，新的电子系统运转的物理机制又将回到原来的纯数字电路结构，但却是一种更高层次的循环，它在更高层次上容纳了过去数字技术的优秀部分，对(Micro Chip Unit) MCU系统是一种扬弃，在电子设计的技术操作和系统构成的整体上发生了质的飞跃。如果说MCU在逻辑的实现上是无限的话，那么FPGA/CPLD不但包括了MCU这一特点，而且可以触及硅片电路的物理极限，并兼有串、并行工作方式，高速、高可靠性以及宽口径适用性等诸多方面的特点。不但如此，随着EDA技术的发展和FPGA/CPLD在深亚微米领域的进军，它们与MCU, MPU, DSP, A/D, D/A, RAM和ROM等独立器件间的物理与功能界限已日趋模糊。特别是软/硬IP芯片(知识产权芯片;intelligence Property Core，一种已注册产权的电路设计)产业的迅猛发展，嵌入式通用及标准FPGA器件的呼之欲出，片上系统(SOC)已经近在咫尺。FPGA/CPLD以其不可替代的地位及伴随而来的极具知识经济特征的IP芯片产业的崛起，正越来越受到业内人士的密切关注。2.2.1 FPGA/CPLD简介FPGA和CPLD都是高密度现场可编程逻辑芯片，都能够将大量的逻辑功能集成于一个单片集成电路中，其集成度已发展到现在的几百万门。复杂可编程逻辑器件CPLD是由PAL (Programmable Array Logic，可编程阵列逻辑)或GAL (Generic Array Logic，通用阵列逻辑)发展而来的。它采用全局金属互连导线，因而具有较大的延时可预测性，易于控制时序逻辑;但功耗比较大。现场可编程门阵列(FPGA)是由可编程门阵列(MPGA)和可编程逻辑器件二者演变而来的，并将它们的特性结合在一起，因此FPGA既有门阵列的高逻辑密度和通用性，又有可编程逻辑器件的用户可编程特性。FPGA通常由布线资源分隔的可编程逻辑单元(或宏单元)构成阵列，又由可编程Ir0单元围绕阵列构成整个芯片。其内部资源是分段互联的，因而延时不可预测，只有编程完毕后才能实际测量。 CPLD和FPGA建立内部可编程逻辑连接关系的编程技术有三种:基于反熔丝技术的器件只允许对器件编程一次，编程后不能修改。其优点是集成度、工作频率和可靠性都很高，适用于电磁辐射干扰较强的恶劣环境。基于EEPROM存储器技术的可编程逻辑芯片能够重复编程100次以上，系统掉电后编程信息也不会丢失。编程方法分为在编程器上编程和用下载电缆编程。用下载电缆编程的器件，只要先将器件装焊在印刷电路板上，通过PC, SUN工作站、ATE(自动测试仪)或嵌入式微处理器系统，就能产生编程所用的标准5V, 3.3V或2.5V逻辑电平信号，也称为ISP (In System Programmable)方式编程，其调试和维修也很方便。基于SRAM技术的器件编程数据存储于器件的RAM区中，使之具有用户设计的功能。在系统不加电时，编程数据存储在EPROM、硬盘、或软盘中。系统加电时将这些编程数据即时写入可编程器件，从而实现板级或系统级的动态配置。2.2.2基于EDA工具的FPGA/CPLD开发流程 FPGA/CPLD的开发流程:设计开始首先利用EDA工具的文本或图形编辑器将设计者的设计意图用文本方式(如VHDL, Verilog-HDL程序)或图形方式(原理图、状态图等)表达出来。完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合准备。在此，对于多数EDA软件来说，最初的设计究竟采用哪一种输入形式是可选的，也可混合使用。一般原理图输入方式比较容易掌握，直观方便，所画的电路原理图(请注意，这种原理图与利用PROTEL画的原理图有本质的区别)与传统的器件连接方式完全一样，很容易为人接受，而且编辑器中有许多现成的单元器件可资利用，自己也可以根据需要设计元件(元件的功能可用HDL表达，也可仍用原理图表达)。当然最一般化、最普适性的输入方法是HDL程序的文本方式。这种方式最为通用。如果编译后形成的文件是标准VHDL文件，在综合前即可以对所描述的内容进行仿真，称为行为仿真。即将设计源程序直接送到VHDL仿真器中仿真。因为此时的仿真只是根据VHDL的语义进行的，与具体电路没有关系。在仿真中，可以充分发挥VHDL中的适用于仿真控制的语句，对于大型电路系统的设计，这一仿真过程是十分必要的，但一般情况下，可以略去这一步骤.图2-2 FPGA / CPLD开发流程设计的第三步是综合，将软件设计与硬件的可实现性挂钩，这是将软件转化为硬件电路的关键步骤。综合器对源文件的综合是针对某一FPGA/CPLD供应商的产品系列的，因此，综合后的结果具有硬件可实现性。在综合后，HDL综合器一般可生成EDIF, XNF或VHDL等格式的网表文件，从门级来描述了最基本的门电路结构。有的EDA软件，具有为设计者将网表文件画成不同层次的电路图的功能。综合后，可利用产生的网表文件进行功能仿真，以便了解设计描述与设计意图的一致性。功能仿真仅对设计描述的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及具体器件的硬件特性，如延迟特性。一般的设计，这一层次的仿真也可略去。综合通过后必须利用FPGA/CPLD布局/布线适配器将综合后的网表式文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、布局布线。适配完成后，EDA软件将产生针对此项设计的多项结果:1适配报告:内容包括芯片内资源分配与利用、引脚锁定、设计的布尔方程描述情况等;2时序仿真用网表文件;3下载文件，如JED或POF文件;4适配错误报告等。时序仿真是接近真实器件运行的仿真，仿真过程中己将器件硬件特性考虑进去了，因此仿真精度要高得多。时序仿真的网表式文件中包含了较为精确的延迟信息。如果以上的所有过程，包括编译、综合、布线/适配和行为仿真、功能仿真、时序仿真都没有发现问题，即满足原设计的要求，就可以将适配器产生的配置/下载文件通过FPGA/CPLD编程器或下载电缆载入目标芯片FPGA或CPLD中，然后进入如图1-2所示的最后一个步骤:硬件仿真或测试,以便在更真实的环境中检验设计的运行情况。这里所谓的硬件仿真，是针对ASIC设计而言的。在ASIC设计中，比较常用的方法是利用FPGA对系统的设计进行功能检测，通过后再将其VHDL设计以ASIC形式实现;而硬件测试则是针对FPGA或CPLD直接用于电路系统的检测而言的。2.2.3用FPGA/CPLD进行开发的优缺点我们认为，基于EDA技术的FPGA/CPLD器件的开发应用可以从根本上解决MCU所遇到的问题。与MCU相比，FPGA/CPLD的优势是多方面的和根本性的:1.编程方式简便、先进。FPGA/CPLD产品越来越多地采用了先进的IEEE 1149.1边界扫描测试(BST)技术(由联合测试行动小组，JTAG开发)和ISP(在系统配置编程方式)。在+5V工作电平下可随时对正在工作的系统上的FPGA/CPLD进行全部或部分地在系统编程，并可进行所谓菊花链式多芯片串行编程，对于SRAM结构的FPGA，其下载编程次数几乎没有限制(如Altera公司的FLEXI 10K系列)。这种编程方式可轻易地实现红外编程、超声编程或无线编程，或通过电话线远程在线编程。这些功能在工控、智能仪器仪表、通讯和军事上有特殊用途。2.高速。FPGA/CPLD的时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景。3.高可靠性。在高可靠应用领域，MCU的缺憾为FPGA/CPLD的应用留下了很大的用武之地。除了不存在MCU所特有的复位不可靠与PC可能跑飞等固有缺陷外，FPGA/CPLD的高可靠性还表现在几乎可将整个系统下载于同一芯片中，从而大大缩小了体积，易于管理和屏蔽。4.开发工具和设计语言标准化，开发周期短。由于FPGA/CPLD的集成规模非常大，集成度可达数百万门。因此，FPGA/ CPLD的设计开发必须利用功能强大的EDA工具，通过符合国际标准的硬件描述语言(如VHDL或Verilog-HDL)来进行电子系统设计和产品开发。由于开发工具的通用性、设计语言的标准化以及设计过程几乎与所用的FPGA/ CPLD器件的硬件结构没有关系. 所以设计成功的各类逻辑功能块软件有很好的兼容性和可移植性，它几乎可用于任何型号的FPGA/ CPLD中，由此还可以知识产权的方式得到确认，并被注册成为所谓的IP芯片，从而使得片上系统的产品设计效率大幅度提高。由于相应的EDA软件功能完善而强大，仿真方式便捷而实时，开发过程形象而直观，兼之硬件因素涉及甚少，因此可以在很短时间内完成十分复杂的系统设计，这正是产品快速进入市场的最宝贵的特征。美国TI公司认为，一个ASIC 80%的功能可用IP芯片等现成逻辑合成。EDA专家预言，未来的大系统的FPGA/CPLD设计仅仅是各类再应用逻辑与IP芯片的拼装，其设计周期最少仅数分钟。5.功能强大，应用广阔。目前，FPGA/ CPLD可供选择范围很大，可根据不同的应用选用不同容量的芯片。利用它们可实现几乎任何形式的数字电路或数字系统的设计。随着这类器件的广泛应用和成本的大幅度下降，FPGA/CPLD在系统中的直接应用率正直逼ASIC的开发。同时，FPGA/CPLD设计方法也有其局限性。这主要体现在以下几点:(1).FPGA/CPLD设计软件一般需要对电路进行逻辑综合优化((Logic段Synthesis & Optimization)，以得到易于实现的结果，因此，最终设计和原始设计之间在逻辑实现和时延方面具有一定的差异。从而使传统设计方法中经常采用的一些电路形式(特别是一些异步时序电路)在FPGA/CPLD设计方法中并不适用。这就要求设计人员更加了解FPGA/CPLD设计软件的特点，才能得到优化的设计;(2).FPGA一般采用查找表(LUT)结构(Xilinx), AND-OR结构(Altera)或多路选择器结构(Actel)，这些结构的优点是可编程性，缺点是时延过大，造成原始设计中同步信号之间发生时序偏移。同时，如果电路较大，需要经过划分才能实现，由于引出端的延迟时间，更加大了延迟时间和时序偏移。时延问题是ASIC设计当中常见的问题。要精确地控制电路的时延是非常困难的，特别是在像FPGA/CPLD这样的可编程逻辑当中。(3). FPGA/CPLD的容量和I/O数目都是有限的，因此，一个较大的电路，需经逻辑划分((Logic Partition)才能用多个FPGA/CPLD芯片实现，划分算法的优劣直接影响设计的性能;(4).由于目标系统的PCB板的修改代价很高，用户一般希望能够在固定的引 分配的前提下对电路进行修改。但在芯片利用率提高，或者芯片I/O引出端很多的情况下，微小的修改往往会降低芯片的流通率;(5).早期的FPGA芯片不能实现存储器、模拟电路等一些特殊形式的电路。最新的一些FPGA产品集成了通用的RAM结构。但这种结构要么利用率不高，要么不完全符合设计者的需要。这种矛盾来自于FPGA本身的结构局限性，短期内很难得到很好的解决。6.尽管FPGA实现了ASIC设计的硬件仿真，但是由于FPGA和门阵列、标准单元等传统ASIC形式的延时特性不尽相同，在将FPGA设计转向其他ASIC设计时，仍然存在由于延时不匹配造成设计失败的可能性。针对这个问题，国际上出现了用FPGA阵列对ASIC进行硬件仿真的系统(如Quicktum公司的硬件仿真系统)。这种专用的硬件仿真系统利用软硬件结合的方法，用FPGA阵列实现了ASIC快速原型，接入系统进行测试。该系统可以接受指定的测试点，在FPGA阵列中可以直接观测(就像软件模拟中一样)，所以大大提高了仿真的准确性和效率。2.3硬件描述语言(HDL)硬件描述语言(HDL)是相对于一般的计算机软件语言如C, Pascal而言的。HDL是用于设计硬件电子系统的计算机语言，它描述电子系统的逻辑功能、电路结构和连接方式。设计者可以利用HDL程序来描述所希望的电路系统，规定其结构特征和电路的行为方式;然后利用综合器和适配器将此程序变成能控制FPGA和CPLD内部结构、并实现相应逻辑功能的门级或更底层的结构网表文件和下载文件。硬件描述语言具有以下几个优点:a.设计技术齐全，方法灵活，支持广泛。b.加快了硬件电路的设计周期，降低了硬件电路的设计难度。c.采用系统早期仿真，在系统设计早期就可发现并排除存在的问题。d.语言设计可与工艺技术无关。e.语言标准，规范，易与共享和复用。就FPGA/CPLD开发来说，VHDL语言是最常用和流行的硬件描述语言之一。本次设计选用的就是VHDL语言，下面将主要对VHDL语言进行介绍。2.3.1 VHDL语言简介VHDL是超高速集成电路硬件描述语言的英文字头缩写简称，其英文全名 是Very-High -Speed Integrated Circuit Hardware Description Language。它是在70- 80年代中由美国国防部资助的VHSIC(超高速集成电路)项目开发的产品，诞生于1982年。1987年底，VHDL被IEEE(The Institute of Electrical and产Electronics Engineers)确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本((IEEE std 1076-1987标准)之后，各EDA公司相继推出了自己的VHDL设计环境。此后，VHDL在电子设计领域受到了广泛的接受，并逐步取代了原有的非标准HDL。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即ANSI/IEEE std1076，1993版本。1996年IEEE 1076.3成为VHDL综合标准。 VHDL主要用于描述数字系统的结构、行为、功能和接口，非常适用于可编程逻辑芯片的应用设计。与其它的HDL相比，VHDL具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的EDA工具和VHDL综合器而言，将基于抽象的行为描述风格的VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文件己不成问题。VHDL语言在硬件设计领域的作用将与C和C++在软件设计领域的作用一样，在大规模数字系统的设计中，它将逐步取代如逻辑状态表和逻辑电路图等级别较低的繁琐的硬件描述方法，而成为主要的硬件描述工具，它将成为数字系统设计领域中所有技术人员必须掌握的一种语言。VHDL和可编程逻辑器件的结合作为一种强有力的设计方式，将为设计者的产品上市带来创纪录的速度2.3.2 VHDL语言设计步骤 利用VHDL语言进行设计可分为以下几个步骤: 1.设计要求的定义。在从事设计进行编写VHDL代码之前，必须先对你的设计目的和要求有一个明确的认识。例如，你要设计的功能是什么?对所需的信号建立时间、时钟/输出时间、最大系统工作频率、关键的路径等这些要求，要有一个明确的定义，这将有助于你的设计，然后再选择适当的设计方式和相应的器件结构，进行设计的综合。 2.用VHDL语言进行设计描述。(1)应决定设计方式，设计方式一般说来有三种:自顶向下设计，自底向上设计，平坦式设计。 前两种方式包括设计阶层的生成，而后一种方式将描述的电路当作单模块电路来进行的。自顶向下的处理方式要求将你的设计划分成不同的功能元件，每个元件具有专门定义的输入和输出，并执行专门的逻辑功能。首先生成一个由各功能元件相互连接形成的顶层模块来做成一个网表，然后再设计其中的各个元件。而自底向上的处理方法正好相反。平坦式设计则是指所有功能元件均在同一层和同一图中详细进行的。(2)编写设计代码。编写VHDL语言的代码与编写其它计算机程序语言的代码有很大的不同，你必须清醒地认识到你正在设计硬件，编写的VHDL代码必须能够综合到采用可编程逻辑器件来实现的数字逻辑之中。懂得EDA工具中仿真软件和综合软件的大致工作过程，将有助于编写出优秀的代码。 3.用VHDL仿真器对VHDL原代码进行功能仿真。对于大型设计，采用VHDL仿真软件对其进行仿真可以节省时间，可以在设计的早期阶段检测到设计中的错误，从而进行修正，以便尽可能地减少对设计日程计划的影响。因为对于大型设计，其综合优化、配置往往要花费好几个小时，在综合之前对原代码仿真，就可以大大减少设计重复和修正错误的次数和时间。但对于小型设计，则往往不需要先对VHDL原代码进行仿真，即使做了，意义也不大。因为对于小型设计，其综合优化、配置花费的时间不多，而且在综合优化之后，你往往会发现为了实现性能目标，将需要修改你的设计。在这种情况下，用户事先在原代码仿真时所花费的时间是毫无意义的，因为一旦改变设计，还必须重新再做仿真。4.利用VHDL综合优化软件对VHDL原代码进行综合优化处理。选择目标器件、输入约束条件后，VHDL综合优化软件工具将对VHDL原代码进行处理，产生一个优化了的网络表，并可以进行粗略的时序仿真。综合优化软件工具大致的处理过程如下:首先检测语法和语意错误;然后进行综合处理，对CPLD器件而言，将得到一组工艺专用逻辑方程，对FPGA器件而言，将得到一个工艺专用网表;最后进行优化处理，对CPLD的优化通常包括将逻辑化简为乘积项的最小和式，降低任何给定的表达式所需的逻辑块输入数，这些方程进一步通过器件专用优化来实现资源配置。对FPGA的优化通常也需要用乘积项的和式来表达逻辑，方程系统可基于器件专用资源和驱动优化目标指引来实现因式分解，分解的因子可用来对实现的有效性进行评估，其准则可用来决定是对方程序系统进行不同的因式分解还是保持现有的因子。准则通常是指分享共同因子的能力，即可以被暂存，以便于和任何新生成的因子相比较。5.配置。将综合优化处理后得到的优化了的网络表，安放到前面选定的CPLD或FPGA目标器件之中，这一过程称为配置。在优化

FPGA是现场可编程门阵列，一般逻辑单元较多，还富含很多硬件IP，适合于大型逻辑设计或者需要用到硬件内核的场合；CPLD是可编程逻辑器件，一般只有较少的逻辑单元数，且不含有硬件IP，只适合于常规的组合逻辑和时序逻辑电路，且规模比较小，多用于控制。

区别大咯 都是芯片 呵呵 单片机就不用说了dsp主要用于信号运算处理soc就是把系统集成到芯片上cpu 中央处理器 fpga是可编程逻辑器件 也就是说你可以编程实现具体功能 比如可以在fpga里嵌入单片机的核心plc主要是工业控制用的 除了soc和dsp 其他都弄过 当然 cpu没设计过 呵呵 cpu这东西 怎么说呢 dsp的运算也需要算术逻辑单元 也可以认为里面有个cpu

CPLD资源不足啊，你买个EMP240的可以，网上有个叫特权的板子，还行吧。建议你用FPGA了，代码都差不多。CPLD没有IP核，资源少，复杂点的设计就上不了了。FPGA就强很多。当然，实际中FPGA是比CPLD贵的。你是买学习用的话，买FPGA更好一点。CPLD能完成的，FPGA绝大部分能完成。但FPGA能完成的，CPLD就不一定能完成了。在你的工作中，就看具体实现的功能和成本了。

先让我们了解下可编程器件的发展：1：SPLD，它大概包括以下三种：PLA，（PLA由可编程与或阵列组成）之后是PAL器件（它也是由与或阵列组成，但是只有它的AND阵列可编程，之所以这样做是因为它可以变得变得比PLA更快，但在一定程度上伤逝了一定的灵活性），接下来是GAL器件，不同于PAL和PLA（他们基于熔丝或者反熔丝的OTP片子），GAL采用PROM结构，这使他真正实现了可重复编程。2：CPLD：CPLD是在SPLD基础上加大规模，把许多SPLD单元（PLA,PAL,或者GAL单元）网格排列在一起，在他们之间插上可编程互联线，可编程IO,和其他附属逻辑，构成了复杂可编程器件，于是得到CPLD这个称谓。3：FPGA与CPLD的不同有很多地方，最突出的应该是FPGA在本质结构上有别于PLD器件，它采用了全新的结构查找表，也就是LUT，这个和基于乘积项（实际上就是与或阵列）的PLD器件是本质的区别。这里简单的说一句，配置FPGA实际上是配置SRAM的值，而配置CPLD实际上是对与或阵列进行编程，当然还有其他的逻辑。还有其他FPGA与PLD的区别，已经是烂熟了，在此不作赘述。4：EPLD可擦除可编辑逻辑器件是一类器件的总称，不管是电檫除或者紫外线可擦除器件都可以称作EPLD，主要是GAL，CPLD。

cpld fpga 语言一样， dsp 用c

怎么找不到CPLD设计的区域约束啊？ PACE只能进行管脚约束谢谢 设定的延时是作为一个最大允许值布线时如果路径过长就无法通过

cpld和fpga用来完成硬件电路的设计。一般而言，单片机、ARM、DSP能完成的功能，用FPGA都能完成。但各有优劣。我简要说说。单片机成本低，DSP适合做算法，arm一般做操作系统，FPGA的优势在于做控制。FPGA管脚多所以，你说的cpld和fpga在工程中有什么具体用处，不好说。什么都能做。比如，做交换机，用于算法处理后的控制等等

PLD电路早期代表产品由XLINX公司推出的门阵列，称为FPGA（Field Programable Gate Array）,随后ALTERA公司推出以并行走线的PLD产品，称为CPLD（Complex Programable Logic Device），这些早期产品价格高达万元，其开发软件价格高达几十万元。但是随着生产技术水平的提高，现在CPLD产品的价格已大大降低，一片5000门、具有5K X 8的SRAM电路作配置、84脚封装、速度达40—200MHz的PLD的价格已经下降到一百元以下。每一片这样的CPLD可以设计成单片机、或者是CPU等，并且可以在外部接线完成以后还可以重新进行设计多次。目前国内出现了一批专门从事CPLD芯片解密的权威实验室，如龙人芯片解密工作室、世纪芯科技、芯谷、龙芯世纪等等。

可编程逻辑器件（Programmable Logic Device，PLD）是可以通过外部设置（俗称“编程”）来改变内部逻辑功能的芯片，通常采用设置内部连线通/断的办法来改变内部逻辑功能。FPGA是现场可编程门阵列（Field Programmable Gate Array）的缩写，CPLD是复杂可编程逻辑器件（Complex PLD）的缩写。

下个CPLD的原理图，上面有一些基本功能的实现原理图。上面有晶振的连接方法。一般是与第一个引脚相连。

[求助] 单片机的管脚和CPLD的管脚有什么不同？请问各位大侠，单片机的管脚和CPLD的管脚有什么不同吗？为什么同样的按键电路，在单片机里就行，到CPLD就干扰很大,是不是CPLD的管脚内部没有上下拉电阻？而单片机有呢？两者的管脚原理有什么不一样？忘各位大侠指教。CPLD的管脚是可以配置的，估计楼主配置成高阻输入态了。有点不同。单片机（AT89C51）的P0口是开路输出，需要外部上拉和下拉。CPLC的IO口是弱上拉，如果按键检查电路利用内部弱上来，效果可能不好，干扰较大。针对楼主按键电路，应该外部上拉或下拉。效果较好。CPLD按键输入时需要上拉或下拉电阻，否则很不稳定~配置成弱上拉输入后，若CPLD本身的弱上拉不足而按键的引线较长或外接电磁干扰比较强烈，可外加上拉电阻（取值1K－10K）并在开关触点上并联一个小容量电容（0.01uF）。

两个很些类似的地方, 但也有不少区别。。。贴个链接，慢慢看http://www.dz863.com/Programable-Logic-Devices/CPLD/FPGA-CPLD.htm不过，据我所知，会CPLD的人基本也会FPGA，而会FPGA的当然也会CPLD。。具个例吧：比如作家，会写诗的，多半也会写下散文；而会写散文的，多半也会写下诗。所以，有兴趣就都学吧，一脉相承的。

看你用哪个公司的片子了，每个公司都有自己的集成开发环境。以上回答你满意么？

其实这两者没什么区别的，无非就是FPGA的门和逻辑器件多些，内部结构有所不同而已，他们所能实现的功能和用途都是一样的。FPGA比CPLD先进些，不过他们的编程都是一样的用的是硬件描述语言，一般还是选用VHDL语言较好，比起其他的硬件语言，如veiloghdl，有更好的应变能力，适应较大程序的编写。至于初学者，到底学什么怎么学，就如junky163说的：会CPLD的人基本也会FPGA，而会FPGA的当然也会CPLD。具个例吧：比如作家，会写诗的，多半也会写下散文；而会写散文的，多半也会写下诗。不过我当初是从FPGA学的，挺好学的，入门较为简单，所以啊，现在学FPGA的人很多，现在我在搞arm7.好好学哦，关键是要精通！

cpld是可编程逻辑器件arm是嵌入式芯片 功能接近于cpu了

比如你用Verilog写代码，别人用VHDL写的代码你能看懂就行了。2.关于器件当初在学校的时候不知道为什么对Xilinx鬼迷心窍，对Altera有点反感，有关Altera的资料一般都不看，实际工作后，才知道一般公司Xilinx、Altera、Lattice的产品都会用，主要取决项目要实现的功能，成本等等。所以，对于入门者来说，一般精通1家公司的产品，对其他几家公司的产品了解熟悉一下就可以了，等到工作中用得到的时候不至于从头开始学，其实几家公司的产品都差不多的，没什么本质的区别，区别只是公司提供的技术支持、参考设计是否完善，个人感觉Xilinx的参考设计还是比较完善的。3. 关于参考书其实参考书不在多，在于精，由于我个人主要使用Verilog，在此推荐几本。1. Verilog数字系统设计教程，夏宇闻，北航出版社2. 设计与验证-VerilogHD，EDA先锋工作室，人民邮电出版社3. FPGA/CPLD设计工具 Xilinx ISE使用祥解，EDA先锋工作室，人民邮电出版社4. Altera FPGA-CPLD设计(基础篇) EDA先锋工作室，人民邮电出版社4. 关于开发板对于刚入门的人来说，拥有1块开发板可以起到事半功倍的效果。当初在学校学习的时候，考虑买开发板的时候，追求FPGA的逻辑门比较多，其实这是没有必要的，我在学校的时候买了一块Spartan-3的40万门开发板，对于入门者来说根本就用不了这么大的芯片，20万门甚至5万门的已经足够了。当然开发板上的其他资源要尽量丰富。比如按键、七段数码管、EEPROM、串口等等吧。5 参考设计

怎么通信都可以啊！CPLD编写什么协议都行啊！

【答案】：CPLD器件的特征是包含多个SPLD模块，这些SPLD模块之间通过可编程的互连矩阵连接起来。在对CPLD器件编程时，不但需要对其中的每一个SPLD模块进行编程，而且SPLD模块之间的互连线也需要通过可编程互连阵列进行编程。FPGA器件的特征是大量的可编程逻辑功能模块的“小岛”，被可编程的互连线的“海洋”所包围。FPGA器件和CPLD器件的联系是高集成度的CPLD器件叮以等价地实现较小规模的FPGA器件的功能。设计人员的当前设计如果是用CPLD器件来实现的．则当该设计在未来进行较大规模的扩展时，可以考虑用FPGA器件来代替当前所采用的CPLD器件。FPGA器件和CPLD器件的区别是从CPLD器件发展到FPGA器件，并不仪仅是规模和集成度的进一步提升，而是FPGA器件的体系结构远远复杂于CPLD器件。CPLD器件更适合于实现具有更多的组合电路，而寄存器数目受限的简单设计。同时，CPLD器件的连线延迟是可以准确地预估的，它的输入/输出引脚数目较少。FPGA器件更适合于实现规模更大，寄存器更加密集的针对数据路径处理的复杂没计，FPGA器件具有更加灵活的布线策略，更多的输入/输出引脚数目。在集成度不高的没计中．CPLD器件往往以价格优势取胜，而在更高的集成度设计中，FPGA器件则以较低的总体逻辑开销而取胜。

数控系统中基于复杂可编程逻辑器件(Complex Programable Logic Device,CPLD)的正交计数器的实现.实验所用的CPLD器件为Altera公司开发的EPM7128SLC84-15,采用MAX+plusⅡ编程环境,通过原理图输入法对其进行开发,精确实现了四倍频鉴向及30位的计数功能,大大减少数控系统内分立元件的使用,同时增强系统的抗干扰能力,降低了开发成本,具有一定的实用价值.（1）．设计输入：设计输入有多种方式，目前最常用的有电路图和硬件描述语言两种，对于简单的设计，可采用原理图的方式设计，对于复杂的设计可使用原理图或硬件描述语言（Verilog、AHDL、VHDL语言），或者两者混用，采用层次化设计方法，分模块层次地进行描述。原理图设计方法主要是按照数字系统的功能采用具体的逻辑器件组合来实现的，把这些由具体器件实现逻辑功能的电路图输入到软件当中。这种设计方法比较直观。硬件描述语言设计方法主要把数字系统的逻辑功能用硬件语言来描述 （2）编译：编译前先选择器件的系列、型号，分配输入/输出管脚进行管脚，然后开始编译编译是指从设计输入文件到熔丝图文件（cpld）或位流文件（fpga）的编译过程。在该过程中，编译软件自动地对设计文件进行综合、优化，并针对所选中的器件进行映射、布局、布线、产生相应的熔丝图或位流数据文件。 （3）仿真：分为功能仿真（Functional)和时延(Timing)仿真：编译成功的设计并不一定完全正确，可通过仿真来验证电路是否达到设计要求，基本思路是首先用波形编辑器编辑仿真文件，给输入加载不同的激励信号，然后运行仿真器，产生对应的输出，根据输入和输出的关系，以此判别设计的正确性。 （4）器件编程：器件编程就是将熔丝图文件或位流数据文件下载到相应的cpld或fpga器件中。 （5）系统硬件电路测试

叫我一定要不正常。交换机电压不正常。维修电源。先查5V是否正常。多数情况是16V1000uf电容失效。更换基本就正常了。

CPLD采用CMOS EPROM、EEPROM、快闪存储器和SRAM等编程技术，从而构成了高密度、高速度和低功耗的可编程逻辑器件。

其实就我个人理解，你不能用优缺点来比较FPGA与CPLD，因为他们俩本来用的地方可能就有些不一样，FPGA一般用于比较大型的设计，CPLD资源较少相对于FPGA而言，还有一点就是CPLD的逻辑资源较多主用于逻辑的设计，FPGA则寄存器较多，还有一点就是FPGA是不带FLASH的，而CPLD是带的，烧写方式和单片机差不多，这两者的差别主要的也就是这三点了。还有些说保密性差别什么的，其实那只是相对而言的。

好像这个没有必要用到上述任何一种器件吧....（初步猜测你是想做激光测距仪）你描述的只是一个普通的时钟信号，T=2nsF=500Mhz。用晶振+PLL就可以了，或者专门做的高频晶振。不过一般不会做到你想象中的“方波”信号，而是一个类正弦波。

不需要擦除工具，重新下程序后，新的程序覆盖掉原来的程序。完全可以，cpld芯片一般至少可以擦除、烧写1万次以上。

FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列。PLD(Programable Logic Device)可编程逻辑器件。

CPLD主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

英文缩写 CPLD 英文全称 plex programmable logic device 中文解释 可编程逻辑器件 缩写分类 电子电工 缩写简介

1、FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。2、CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。3、FPGA和CPLD的区别：①CPLD更适合完成各种算法和组合逻辑，FPGA更适合于完成时序逻辑。换句话说，FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而乘积项丰富的结构。 ②CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而FPGA的分段式布线结构决定了其延迟的不可预测性。 ③在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程，FPGA主要通过改变内部连线的布线来编程；FPGA可在逻辑门下编程，而CPLD是在逻辑块下编程。 ④FPGA的集成度比CPLD高，具有更复杂的布线结构和逻辑实现。 ⑤CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术，无需外部存储器芯片，使用简单。而FPGA的编程信息需存放在外部存储器上，使用方法复杂。 ⑥CPLD的速度比FPGA快，并且具有较大的时间可预测性。这是由于FPGA是门级编程，并且CLB之间采用分布式互联，而CPLD是逻辑块级编程，并且其逻辑块之间的互联是集总式的。 ⑦在编程方式上，CPLD主要是基于E2PROM或FLASH存储器编程，编程次数可达1万次，优点是系统断电时编程信息也不丢失。CPLD又可分为在编 程器上编程和在系统编程两类。FPGA大部分是基于SRAM编程，编程信息在系统断电时丢失，每次上电时，需从器件外部将编程数据重新写入SRAM中。其 优点是可以编程任意次，可在工作中快速编程，从而实现板级和系统级的动态配置。 ⑧CPLD保密性好，FPGA保密性差。 ⑨一般情况下，CPLD的功耗要比FPGA大，且集成度越高越明显。 随著复杂可编程逻辑器件(CPLD)密度的提高，数字器件设计人员在进行大型设计时，既灵活又容易，而且产品可以很快进入市常许多设计人员已经感受到 CPLD容易使用。时序可预测和速度高等优点，然而，在过去由于受到CPLD密度的限制，他们只好转向FPGA和ASIC。现在，设计人员可以体会到密度 高达数十万门的CPLD所带来的好处。

参见百度全科。网址如下：http://baike.baidu.com/view/140068.html?wtp=tt

CPLD(ComplexProgrammableLogicDevice)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统.FPGA与CPLD的辨别和分类FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。尽管FPGA和CPLD都是可编程ASIC器件,有很多共同特点,但由于CPLD和FPGA结构上的差异,具有各自的特点:①CPLD更适合完成各种算法和组合逻辑,FPGA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。②CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FPGA的分段式布线结构决定了其延迟的不可预测性。③在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程,FPGA主要通过改变内部连线的布线来编程;FPGA可在逻辑门下编程,而CPLD是在逻辑块下编程。④FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。⑤CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术,无需外部存储器芯片,使用简单。而FPGA的编程信息需存放在外部存储器上,使用方法复杂。⑥CPLD的速度比FPGA快,并且具有较大的时间可预测性。这是由于FPGA是门级编程,并且CLB之间采用分布式互联,而CPLD是逻辑块级编程,并且其逻辑块之间的互联是集总式的

CPLD是可编程逻辑阵列，1.可编程，2.是逻辑阵列。x0dx0a通俗地说就是通过编程，使之实现一堆数字逻辑芯片的组合功能。比如你想用一堆74之类的片子，你得布线、焊接，时间、人力成本以及可靠性，都不如一片CPLD。 x0dx0ax0dx0a对于你这个应用CPLD与单片机的区别，单片机可用实现高级别的逻辑以及运算，而CPLD一般用来做门电路类的逻辑；单片机自身能够做到数十MHz级别的脉冲控制，而CPLD至少高一个数量级；单片机因为外设所限，一般几个到十几个脉冲输出口，而CPLD可以有几十个。x0dx0ax0dx0a你说的500个LED，是要同时控制这么多？刷新时间要求呢？单片机做几路这个频率的输出是没问题的，如果要同时控制，则需要缓冲电路，而CPLD可以在一片芯片中编程实现比较大规模的缓冲电路，当然用缓冲芯片也可以就是了。。。

FPGA基于查找表, 类似一个针对io口的巨型真值表, 这边输入, 快速查完给出输出;CPLD基于基本的门电路: 与非, 多路选择, D触发器等.FPGA单元相对简单, 集成度也高, 可以做超大容量, 适合做高速、并行时序逻辑运算。CPLD在数据不太宽时，具有更复杂的组合的可能，易于实现组合逻辑。FPGA有很多的ip, MegaCore, 可供利用。CPLD适用替代大量传统门电路、或元件连接不确定，加速设计周期，提供后期确定、改变的可能。

CPLD是可编程逻辑阵列，1.可编程，2.是逻辑阵列。x0dx0a通俗地说就是通过编程，使之实现一堆数字逻辑芯片的组合功能。比如你想用一堆74之类的片子，你得布线、焊接，时间、人力成本以及可靠性，都不如一片CPLD。 x0dx0ax0dx0a对于你这个应用CPLD与单片机的区别，单片机可用实现高级别的逻辑以及运算，而CPLD一般用来做门电路类的逻辑；单片机自身能够做到数十MHz级别的脉冲控制，而CPLD至少高一个数量级；单片机因为外设所限，一般几个到十几个脉冲输出口，而CPLD可以有几十个。x0dx0ax0dx0a你说的500个LED，是要同时控制这么多？刷新时间要求呢？单片机做几路这个频率的输出是没问题的，如果要同时控制，则需要缓冲电路，而CPLD可以在一片芯片中编程实现比较大规模的缓冲电路，当然用缓冲芯片也可以就是了。。。

EPLD和CPLD没有区别，EPLD只是altera早期对于CPLD的叫法

CPLD/FPGA 是两种大规模门阵列，相当于空白的数字电路版，CPLD 比较古老，现在基本上用的少，基本上被 FPGA 取代了。Actel 是一家半导体公司。SRAM 是静态内存，短时间掉电不会丢失数据。JTAG 是一种联机测试的接口。

1)发展历史及应用领域： 20世纪70年代，最早的可编程逻辑器件--PLD诞生了。其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成（相当于房子盖好后人工设计局部室内结构），因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它们只能实现规模较小的电路。为弥补PLD只能设计小规模电路这一缺陷，20世纪80年代中期，推出了复杂可编程逻辑器件--CPLD。目前应用已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面。 2)器件特点： 它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。 3)如何使用： CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。 这里以抢答器为例讲一下它的设计（装修）过程，即芯片的设计流程。CPLD的工作大部分是在电脑上完成的。打开集成开发软件(Altera公司 Max+pluxII)→画原理图、写硬件描述语言（VHDL，Verilog）→编译→给出逻辑电路的输入激励信号，进行仿真，查看逻辑输出结果是否正确→进行管脚输入、输出锁定（7128的64个输入、输出管脚可根据需要设定）→生成代码→通过下载电缆将代码传送并存储在CPLD芯片中。7128这块芯片各管脚已引出，将数码管、抢答开关、指示灯、蜂鸣器通过导线分别接到芯片板上，通电测试，当抢答开关按下，对应位的指示灯应当亮，答对以后，裁判给加分后，看此时数码显示加分结果是否正确，如发现有问题，可重新修改原理图或硬件描述语言，完善设计。设计好后，如批量生产，可直接复制其他CPLD芯片，即写入代码即可。如果要对芯片进行其它设计，比如进行交通灯设计，要重新画原理图、或写硬件描述语言，重复以上工作过程，完成设计。这种修改设计相当于将房屋进行了重新装修，这种装修对CPLD来说可进行上万次。 4)家庭成员： 经过几十年的发展，许多公司都开发出了CPLD可编程逻辑器件。比较典型的就是Altera、Lattice、Xilinx世界三大权威公司的产品，这里给出常用芯片： Altera EPM7128S (PLCC84) Lattice LC4128V (TQFP100) Xilinx XC95108 (PLCC84)

CPLD是Complex Programmable Logic Device（复杂可编程逻辑器件）的缩写，代表的是一种可编程逻辑器件，它可以在制造完成后由用户根据自己的需要定义其逻辑功能。CPLD 的特点是有一个规则的构件结构，该结构由宽输入逻辑单元组成，这种逻辑单元也叫宏单元，并且 CPLD 使用的是一个集中式逻辑互连方案。

　　CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围，是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。 　　其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆将代码传送到目标芯片中，实现设计的数字系统。

CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。

……你不写情景，我不知道

选ca。fpga全称应该是现场可编程门阵列b。fpga应该是基于lut的吧，这个我不太确定，但肯定不是基于乘机向结构d。max系列是cpld

CPLD芯片解密，又叫CPLD单片机解密，CPLD单片机破解，CPLD芯片破解。单片机攻击者借助专用设备或者自制设备，利用单片机芯片设计上的漏洞或软件缺陷，通过多种技术手段，就可以从芯片中提取关键信息，获取CPLD单片机内程序这就叫CPLD芯片解密。

芯片所能达到的最高时钟周期，现在达到us级了

1、按使用计算机的通讯接口划分，有：串口下载（BitBlaster或MasterBlaster）、并口下载（ByteBlaster）、USB接口下载(MasterBlaster或APU)等方式。2、若按使用的CPLD/FPGA器件划分，有：CPLD编程（适用于片内编程元件为EPROM、E2PROM 和闪存的器件）；FPGA下载（适用于片内编程元件为SDRAM的器件）。3、按CPLD/FPGA器件在编程下载过程中的状态划分,有主动配置方式，在这种配置方式下,由CPLD器件引导配置操作的过程并控制着外部存贮器和初始化过程；被动配置方式，在这种配置方式下,由外部CPU或控制器（如单片机）控制配置的过程。CPLD器件按照正常使用和下载的不同过程其工作状态分为三种：1、用户状态(User mode)：即电路中CPLD器件正常工作时的状态；2、配置状态(Configuration mode )：指将编程数据装入CPLD/FPGA器件的过程，也可称之为下载状态；3、初始化状态(Initialization)，此时CPLD/FPGA器件内部的各类寄存器复位，让I／O引脚为使器件正常工作作好准备。

就是两个芯片，只是像51单片机那样，可进行编程，前者为可编程门阵列，后者为复杂逻辑器件，可以通过程序，然后完成一些复杂数字电路的设计，开发语言是verilog HDL或者VHDL，一般目前前者用的比较多，上手也比较快，应用也比较多了，祝你成功！望采纳

（1）CPLD中逻辑单元采用PAL（乘积项）结构，由于这样的单元功能强大，一般的逻辑在单元内均可以实现，故互联结构简单，还具有很宽的输入结构，适合于实现高级的有限状态机。（2）FPGA逻辑单元采用查找表结构，每一个单元有一个或两个触发器，这样的工艺结构占用芯片面积小、速度快，每块芯片上可以集成的单元数多，但是逻辑单元的功能比较弱，比较适合实现数字型系统。

而状态机由于什么原因，它就是不易受干扰。所以我们选择了状态机。 简单的来说，CPLD更适合做逻辑，FPGA更适合做时序。 FPGA是现场可编程逻辑门

【答案】：①结构差异.CPLD大多是基于乘积项(ProductrTerm)技术和EPROM(或Flash)工艺的:FPGA一般是基于查找表(LUT)技术和SRAM工艺的.②延迟可预测能力CPLD的布线结构决定了它的时序延迟是均匀的和可预测的;FPGA的布线结构导致了传输延迟是不相等的、不可预测的,这会给设计工作带来麻烦,也限制了器件的工作速度.③CPLD的编程采用BPROM或Flash技术,无需外部存储器芯片,使用简单:而FPGA的编程信息需存放在外部存储器上,使用方法复杂,且编程数据存放在EPROM中,读出并送到FPGA的SRAM中,不利于保密.基于SRAM编程的FPGA在系统断电时,编程信息会随之丢失,因此每次开始工作时都要重新装载编程数据.④一般情况下,CPLD的功耗要比FPGA的大,且集成度越高越明显.虽然CPLD和FPGA的集成度都可达到数十万门,但相比较而言,CPLD更适合于完成各类算法和组合逻辑;而FPGA则更适合于完成时序较多的逻辑电路.换句话说,FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构.

一、实验目的 1. 熟悉CPLD的开发软件的基本使用。2. 掌握CPLD逻辑电路设计方法。3. 会用逻辑分析仪进行数字电路的测试分析。 二、实验任务和内容1. 在CPLD中设计一个多位计数器电路，设计要求为： （1）6位十进制加法/减法计数器，运行过程中可改变加法或减法；（2）输入计数信号频率最高1MHz，信号电平为0～5V的脉冲信号。（3）6位数码管动态扫描显示，显示亮度均匀，不闪烁。（4）有手动清零按键。2．对设计的电路进行软件仿真3．计数器电路的CPLD下载、实验调试。4．使用虚拟逻辑分析仪进行调试和测试 三、实验器材 1. 1.SJ-8002B电子测量实验箱 1台 2．计算机(具有运行windows2000和图形化控件的能力 1台 3．函数发生器 1台 4. SJ-7002 CPLD实验板 1块 5 . 短接线若干 四、实验原理 4.1 CPLD介绍 可编程逻辑器(PLD)是70年代发展起来的一种划时代的新型逻辑器件，一般来说，PLD器件是由用户配置以完成某种逻辑功能的电路。80年代末，美国ALTERA和XILINX公司采用E2CMOS工艺，分别推出大规模和超大规模的复杂可编程逻辑器件(CPLD)和现场可编程逻辑门阵列器件(FPGA)，这种芯片在达到高度集成度的同时，所具有的应用灵活性和多组态功能是以往的LSI/VLSI电路无法比拟的。到90年代，CPLD/FPGA发展更为迅速，不仅具有电擦除特性，而且出现了边缘扫描及在线编程等高级特性。另外，外围I/O模块扩大了在系统中的应用范围和扩展性。较常用的有XILIN X公司的EPLD和ALTERA及LATTICE公司的CPLD。 CPLD/FPGA的设计开发采用功能强大的EDA工具，通过符合国际标准的硬件描述语言(如VHDL或VERILOG-HDL)来进行电子系统设计和产品开发，开发工具的通用性，设计语言的标准化以及设计过程几乎与所用的CPLD/FPGA器件的硬件结构没有关系，所以设计成功的逻辑功能软件有很好的兼容性和可移植性，开发周期短；易学易用，开发便捷。 尽管CPLD、FPGA以及其它类型的PLD器件的结构各有其特点和长处，但是概括起来它们都是由三大部分组成的：（1）一个二维的逻辑块阵列，构成器件的逻辑组成核心；（2）输入/输出块（3）连接逻辑块的互联资源，连线资源由各种长度的线段组成，也包括用于连接逻辑块之间，逻辑块与输入输出部分的可编程连接开关。 本CPLD实验电路板选用ALTERA公司的EPM7128SLC84器件，EPM7128SLC84的特点为：84引脚Pin，内部有128个宏单元、2500个等效逻辑门、15ns的速度、PLCC84封装形式。除电源引脚、地线引脚、全局控制引脚和JTAG引脚外，共提供了64个可用I/O脚，这些引脚可以任意配置为输入、输出和双向方式。

1.设计输入（包括原理图输入和HDL文本编辑，EDA可以提供文本编辑工具）2.综合，将输入的原理图或者HDL文本根据硬件的约束条件进行编译综合，EDA工具提供了综合器3.适配，此过程ED4.时序仿真与功能仿真，EDA工具提供仿真工具5.编程下载，分不同的方式6.硬件测试A工具貌似没什么用FPGA是英文FieldProgrammableGateArray的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（LogicCellArray）这样一个新概念，内部包括可配置逻辑模块CLB（ConfigurableLogicBlock）、输出输入模块IOB（InputOutputBlock）和内部连线（Interconnect）三个部分。

第1章 概 述21世纪人类将全面进入信息化社会，对微电子信息技术和微电子VLSI基础技术将不断提出更高的发展要求，微电子技术仍将继续是21世纪若干年代中最为重要的和最有活力的高科技领域之一。而集成电路(IC)技术在微电子领域占有重要的地位。伴随着IC技术的发展，电子设计自动化(Electronic Design Automation EDA)己经逐渐成为重要设计手段，其广泛应用于模拟与数字电路系统等许多领域。VHDL是广泛使用的设计输人硬件语言，可用于数字电路与系统的描述、模拟和自动设计.CPLD/FPGA（复杂可编程逻辑器件/现场可编程门阵列）为数字系统的设计带灵活性，兼有串!并行工作方式和高集成度!高速!高可靠性等明显的特点，CPLD/FPGA的时钟延迟可达纳秒级，结合其并行工作方式，在超高速领域和实时测控方面有非常广泛的应用。本次设计的目的是使用可编程逻辑器件设计一个专用的A/D转换器的控制器，取代常用的微控制器，用于数据采集。本文讲述对A/D进行数据采样控制。设计要求用一片CPLD/FPGA，模数转换控制器ADC和LED显示器构成一个数据采集系统，用CPLD/FPGA实现数据采集中对A/D 转换，数据运算，及有关数据的显示控制。课题除了学习相应的硬件知识外，还要学习如何使用VHDL语言设计可编程逻辑器件。未来的EDA技术向广度和深度两个方向发展.(1)在广度上，EDA技术会日益普及.在过去，由于EDA软件价格昂贵，对硬件环境要求高，其运行环境是工作站和UNIX操作系统.最近几年，EDA软件平台化进展迅速，这些PC平台上的EDA软件具有整套的逻辑设计、仿真和综合工具.随着PC机性能的提高，PC平台上的软件功能将会更加完善.(2)在深度上，EDA技术发展的下一步是ESDA伍electronic System Design Automation电子系统设计自动化)和CE (Concurrent Engineering并行设计工程).目前的各种EDA工具，如系统仿真，PCB布线、逻辑综合、DSP设计工具是彼此独立的.随着技术的发展，要求所有的系统工具在统一的数据库及管理框架下工作，由此提出了ESDA和CE概念。第2章 EDA的发展历程及其应用2.1电子设计自动化(EDA)发展概述2.1.1什么是电子设计自动化(EDA )在电子设计技术领域，可编程逻辑器件(如PLD, GAL)的应用，已有了很好的普及。这些器件为数字系统的设计带来极大的灵活性。由于这类器件可以通过软件编程而对其硬件的结构和工作方式进行重构，使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程、乃至设计观念。电子设计自动化(EDA)是一种实现电子系统或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，吸收了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，是20世纪90年代初从CAD(计算机辅助设计)、CAM(计算机辅助制造)、CAT(计算机辅助测试)和CAE(计算机辅助工程)的概念发展而来的。EDA技术就是以计算机为工具，在EDA软件平台上，根据硬件描述语言HDL完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局线、仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。设计者的工作仅限于利用软件的方式来完成对系统硬件功能的描述，在EDA工具的帮助下和应用相应的FPGA/CPLD器件，就可以得到最后的设计结果。尽管目标系统是硬件，但整个设计和修改过程如同完成软件设计一样方便和高效。当然，这里的所谓EDA主要是指数字系统的自动化设计，因为这一领域的软硬件方面的技术已比较成熟，应用的普及程度也已比较大。而模拟电子系统的EDA正在进入实用，其初期的EDA工具不一定需要硬件描述语言。此外，从应用的广度和深度来说，由于电子信息领域的全面数字化，基于EDA的数字系统的设计技术具有更大的应用市场和更紧迫的需求性。2.1.2 EDA的发展历史EDA技术的发展始于70年代，至今经历了三个阶段。电子线路的CAD(计算机辅助设计)是EDA发展的初级阶段，是高级EDA系统的重要组成部分。它利用计算机的图形编辑、分析和存储等能力，协助工程师设计电子系统的电路图、印制电路板和集成电路板图;采用二维图形编辑与分析，主要解决电子线路设计后期的大量重复性工作，可以减少设计人员的繁琐重复劳动，但自动化程度低，需要人工干预整个设计过程。这类专用软件大多以微机为工作平台，易于学用，设计中小规模电子系统可靠有效，现仍有很多这类专用软件被广泛应用于工程设计。80年代初期，EDA技术开始技术设计过程的分析，推出了以仿真(逻辑模拟、定时分析和故障仿真)和自动布局与布线为核心的EDA产品，这一阶段的EDA已把三维图形技术、窗口技术、计算机操作系统、网络数据交换、数据库与进程管理等一系列计算机学科的最新成果引入电子设计，形成了CAE—计算机辅助工程。也就是所谓的EDA技术中级阶段。其主要特征是具备了自动布局布线和电路的计算机仿真、分析和验证功能。其作用已不仅仅是辅助设计，而且可以代替人进行某种思维。CAE这种以原理图为基础的EDA系统，虽然直观，且易于理解，但对复杂的电子设计很难达到要求，也不宜于设计的优化。所以，90年代出现了以自动综合器和硬件描述语言为基础，全面支持电子设计自动化的ESDA(电子系统设计自动化)，即EDA阶段、也就是目前常说的EDA.过去传统的电子系统电子产品的设计方法是采用自底而上(Bottom_ Up)的程式，设计者先对系统结构分块，直接进行电路级的设计。这种设计方式使设计者不能预测下一阶段的问题，而且每一阶段是否存在问题，往往在系统整机调试时才确定，也很难通过局部电路的调整使整个系统达到既定的功能和指标，不能保证设计一举成功。EDA技术高级阶段采用一种新的设计概念:自顶而下(Top_ Down)的设计程式和并行工程(Concurrent engineering)的设计方法，设计者的精力主要集中在所要电子产品的准确定义上，EDA系统去完成电子产品的系统级至物理级的设计。此阶段EDA技术的主要特征是支持高级语言对系统进行描述，高层次综合(High Level Synthesis)理论得到了巨大的发展，可进行系统级的仿真和综合。图2-1给出了上述三个阶段的示意图。图2-1 EDA发展阶段示意图2.1.3 EDA的应用随着大规模集成电路技术和计算机技术的不断发展，在涉及通信、国防、航天、医学、工业自动化、计算机应用、仪器仪表等领域的电子系统设计工作中，EDA技术的含量正以惊人的速度上升;电子类的高新技术项目的开发也依赖于EDA技术的应用。即使是普通的电子产品的开发，EDA技术常常使一些原来的技术瓶颈得以轻松突破，从而使产品的开发周期大为缩短、性能价格比大幅提高。不言而喻，EDA技术将迅速成为电子设计领域中的极其重要的组成部分。电子设计专家认为，单片机时代已经结束，未来将是EDA的时代，这是极具深刻洞察力之言。随着微电子技术的飞速进步，电子学进入了一个崭新的时代。其特征是电子技术的应用以空前规模和速度渗透到各行各业。各行业对自己专用集成电路(ASIC)的设计要求日趋迫切，现场可编程器件的广泛应用，为各行业的电子系统设计工程师自行开发本行业专用的ASIC提供了技术和物质条件。与单片机系统开发相比，利用EDA技术对FPGA/CPLD的开发,通常是一种借助于软件方式的纯硬件开发，可以通过这种途径进行专用ASIC开发，而最终的ASIC芯片，可以是FPGA/CPLD，也可以是专制的门阵列掩模芯片，FPGA/ CPLD起到了硬件仿真ASIC芯片的作用。2.2基于EDA的FPGA/ CPLD开发我国的电子设计技术发展到今天，将面临一次更大意义的突破，即FPGA/CPLD (Field Programmable Gate Array，现场可编程门阵列/Complex Programmable Logic Device，复杂可编程逻辑器件)在EDA基础上的广泛应用。从某种意义上说，新的电子系统运转的物理机制又将回到原来的纯数字电路结构，但却是一种更高层次的循环，它在更高层次上容纳了过去数字技术的优秀部分，对(Micro Chip Unit) MCU系统是一种扬弃，在电子设计的技术操作和系统构成的整体上发生了质的飞跃。如果说MCU在逻辑的实现上是无限的话，那么FPGA/CPLD不但包括了MCU这一特点，而且可以触及硅片电路的物理极限，并兼有串、并行工作方式，高速、高可靠性以及宽口径适用性等诸多方面的特点。不但如此，随着EDA技术的发展和FPGA/CPLD在深亚微米领域的进军，它们与MCU, MPU, DSP, A/D, D/A, RAM和ROM等独立器件间的物理与功能界限已日趋模糊。特别是软/硬IP芯片(知识产权芯片;intelligence Property Core，一种已注册产权的电路设计)产业的迅猛发展，嵌入式通用及标准FPGA器件的呼之欲出，片上系统(SOC)已经近在咫尺。FPGA/CPLD以其不可替代的地位及伴随而来的极具知识经济特征的IP芯片产业的崛起，正越来越受到业内人士的密切关注。2.2.1 FPGA/CPLD简介FPGA和CPLD都是高密度现场可编程逻辑芯片，都能够将大量的逻辑功能集成于一个单片集成电路中，其集成度已发展到现在的几百万门。复杂可编程逻辑器件CPLD是由PAL (Programmable Array Logic，可编程阵列逻辑)或GAL (Generic Array Logic，通用阵列逻辑)发展而来的。它采用全局金属互连导线，因而具有较大的延时可预测性，易于控制时序逻辑;但功耗比较大。现场可编程门阵列(FPGA)是由可编程门阵列(MPGA)和可编程逻辑器件二者演变而来的，并将它们的特性结合在一起，因此FPGA既有门阵列的高逻辑密度和通用性，又有可编程逻辑器件的用户可编程特性。FPGA通常由布线资源分隔的可编程逻辑单元(或宏单元)构成阵列，又由可编程Ir0单元围绕阵列构成整个芯片。其内部资源是分段互联的，因而延时不可预测，只有编程完毕后才能实际测量。CPLD和FPGA建立内部可编程逻辑连接关系的编程技术有三种:基于反熔丝技术的器件只允许对器件编程一次，编程后不能修改。其优点是集成度、工作频率和可靠性都很高，适用于电磁辐射干扰较强的恶劣环境。基于EEPROM存储器技术的可编程逻辑芯片能够重复编程100次以上，系统掉电后编程信息也不会丢失。编程方法分为在编程器上编程和用下载电缆编程。用下载电缆编程的器件，只要先将器件装焊在印刷电路板上，通过PC, SUN工作站、ATE(自动测试仪)或嵌入式微处理器系统，就能产生编程所用的标准5V, 3.3V或2.5V逻辑电平信号，也称为ISP (In System Programmable)方式编程，其调试和维修也很方便。基于SRAM技术的器件编程数据存储于器件的RAM区中，使之具有用户设计的功能。在系统不加电时，编程数据存储在EPROM、硬盘、或软盘中。系统加电时将这些编程数据即时写入可编程器件，从而实现板级或系统级的动态配置。2.2.2基于EDA工具的FPGA/CPLD开发流程FPGA/CPLD的开发流程:设计开始首先利用EDA工具的文本或图形编辑器将设计者的设计意图用文本方式(如VHDL, Verilog-HDL程序)或图形方式(原理图、状态图等)表达出来。完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合准备。在此，对于多数EDA软件来说，最初的设计究竟采用哪一种输入形式是可选的，也可混合使用。一般原理图输入方式比较容易掌握，直观方便，所画的电路原理图(请注意，这种原理图与利用PROTEL画的原理图有本质的区别)与传统的器件连接方式完全一样，很容易为人接受，而且编辑器中有许多现成的单元器件可资利用，自己也可以根据需要设计元件(元件的功能可用HDL表达，也可仍用原理图表达)。当然最一般化、最普适性的输入方法是HDL程序的文本方式。这种方式最为通用。如果编译后形成的文件是标准VHDL文件，在综合前即可以对所描述的内容进行仿真，称为行为仿真。即将设计源程序直接送到VHDL仿真器中仿真。因为此时的仿真只是根据VHDL的语义进行的，与具体电路没有关系。在仿真中，可以充分发挥VHDL中的适用于仿真控制的语句，对于大型电路系统的设计，这一仿真过程是十分必要的，但一般情况下，可以略去这一步骤.图2-2 FPGA / CPLD开发流程设计的第三步是综合，将软件设计与硬件的可实现性挂钩，这是将软件转化为硬件电路的关键步骤。综合器对源文件的综合是针对某一FPGA/CPLD供应商的产品系列的，因此，综合后的结果具有硬件可实现性。在综合后，HDL综合器一般可生成EDIF, XNF或VHDL等格式的网表文件，从门级来描述了最基本的门电路结构。有的EDA软件，具有为设计者将网表文件画成不同层次的电路图的功能。综合后，可利用产生的网表文件进行功能仿真，以便了解设计描述与设计意图的一致性。功能仿真仅对设计描述的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及具体器件的硬件特性，如延迟特性。一般的设计，这一层次的仿真也可略去。综合通过后必须利用FPGA/CPLD布局/布线适配器将综合后的网表式文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、布局布线。适配完成后，EDA软件将产生针对此项设计的多项结果:1适配报告:内容包括芯片内资源分配与利用、引脚锁定、设计的布尔方程描述情况等;2时序仿真用网表文件;3下载文件，如JED或POF文件;4适配错误报告等。时序仿真是接近真实器件运行的仿真，仿真过程中己将器件硬件特性考虑进去了，因此仿真精度要高得多。时序仿真的网表式文件中包含了较为精确的延迟信息。如果以上的所有过程，包括编译、综合、布线/适配和行为仿真、功能仿真、时序仿真都没有发现问题，即满足原设计的要求，就可以将适配器产生的配置/下载文件通过FPGA/CPLD编程器或下载电缆载入目标芯片FPGA或CPLD中，然后进入如图1-2所示的最后一个步骤:硬件仿真或测试,以便在更真实的环境中检验设计的运行情况。这里所谓的硬件仿真，是针对ASIC设计而言的。在ASIC设计中，比较常用的方法是利用FPGA对系统的设计进行功能检测，通过后再将其VHDL设计以ASIC形式实现;而硬件测试则是针对FPGA或CPLD直接用于电路系统的检测而言的。2.2.3用FPGA/CPLD进行开发的优缺点我们认为，基于EDA技术的FPGA/CPLD器件的开发应用可以从根本上解决MCU所遇到的问题。与MCU相比，FPGA/CPLD的优势是多方面的和根本性的:1.编程方式简便、先进。FPGA/CPLD产品越来越多地采用了先进的IEEE 1149.1边界扫描测试(BST)技术(由联合测试行动小组，JTAG开发)和ISP(在系统配置编程方式)。在+5V工作电平下可随时对正在工作的系统上的FPGA/CPLD进行全部或部分地在系统编程，并可进行所谓菊花链式多芯片串行编程，对于SRAM结构的FPGA，其下载编程次数几乎没有限制(如Altera公司的FLEXI 10K系列)。这种编程方式可轻易地实现红外编程、超声编程或无线编程，或通过电话线远程在线编程。这些功能在工控、智能仪器仪表、通讯和军事上有特殊用途。2.高速。FPGA/CPLD的时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景。3.高可靠性。在高可靠应用领域，MCU的缺憾为FPGA/CPLD的应用留下了很大的用武之地。除了不存在MCU所特有的复位不可靠与PC可能跑飞等固有缺陷外，FPGA/CPLD的高可靠性还表现在几乎可将整个系统下载于同一芯片中，从而大大缩小了体积，易于管理和屏蔽。4.开发工具和设计语言标准化，开发周期短。由于FPGA/CPLD的集成规模非常大，集成度可达数百万门。因此，FPGA/ CPLD的设计开发必须利用功能强大的EDA工具，通过符合国际标准的硬件描述语言(如VHDL或Verilog-HDL)来进行电子系统设计和产品开发。由于开发工具的通用性、设计语言的标准化以及设计过程几乎与所用的FPGA/ CPLD器件的硬件结构没有关系.所以设计成功的各类逻辑功能块软件有很好的兼容性和可移植性，它几乎可用于任何型号的FPGA/ CPLD中，由此还可以知识产权的方式得到确认，并被注册成为所谓的IP芯片，从而使得片上系统的产品设计效率大幅度提高。由于相应的EDA软件功能完善而强大，仿真方式便捷而实时，开发过程形象而直观，兼之硬件因素涉及甚少，因此可以在很短时间内完成十分复杂的系统设计，这正是产品快速进入市场的最宝贵的特征。美国TI公司认为，一个ASIC 80%的功能可用IP芯片等现成逻辑合成。EDA专家预言，未来的大系统的FPGA/CPLD设计仅仅是各类再应用逻辑与IP芯片的拼装，其设计周期最少仅数分钟。5.功能强大，应用广阔。目前，FPGA/ CPLD可供选择范围很大，可根据不同的应用选用不同容量的芯片。利用它们可实现几乎任何形式的数字电路或数字系统的设计。随着这类器件的广泛应用和成本的大幅度下降，FPGA/CPLD在系统中的直接应用率正直逼ASIC的开发。同时，FPGA/CPLD设计方法也有其局限性。这主要体现在以下几点:(1).FPGA/CPLD设计软件一般需要对电路进行逻辑综合优化((Logic段Synthesis & Optimization)，以得到易于实现的结果，因此，最终设计和原始设计之间在逻辑实现和时延方面具有一定的差异。从而使传统设计方法中经常采用的一些电路形式(特别是一些异步时序电路)在FPGA/CPLD设计方法中并不适用。这就要求设计人员更加了解FPGA/CPLD设计软件的特点，才能得到优化的设计;(2).FPGA一般采用查找表(LUT)结构(Xilinx), AND-OR结构(Altera)或多路选择器结构(Actel)，这些结构的优点是可编程性，缺点是时延过大，造成原始设计中同步信号之间发生时序偏移。同时，如果电路较大，需要经过划分才能实现，由于引出端的延迟时间，更加大了延迟时间和时序偏移。时延问题是ASIC设计当中常见的问题。要精确地控制电路的时延是非常困难的，特别是在像FPGA/CPLD这样的可编程逻辑当中。(3). FPGA/CPLD的容量和I/O数目都是有限的，因此，一个较大的电路，需经逻辑划分((Logic Partition)才能用多个FPGA/CPLD芯片实现，划分算法的优劣直接影响设计的性能;(4).由于目标系统的PCB板的修改代价很高，用户一般希望能够在固定的引 分配的前提下对电路进行修改。但在芯片利用率提高，或者芯片I/O引出端很多的情况下，微小的修改往往会降低芯片的流通率;(5).早期的FPGA芯片不能实现存储器、模拟电路等一些特殊形式的电路。最新的一些FPGA产品集成了通用的RAM结构。但这种结构要么利用率不高，要么不完全符合设计者的需要。这种矛盾来自于FPGA本身的结构局限性，短期内很难得到很好的解决。6.尽管FPGA实现了ASIC设计的硬件仿真，但是由于FPGA和门阵列、标准单元等传统ASIC形式的延时特性不尽相同，在将FPGA设计转向其他ASIC设计时，仍然存在由于延时不匹配造成设计失败的可能性。针对这个问题，国际上出现了用FPGA阵列对ASIC进行硬件仿真的系统(如Quicktum公司的硬件仿真系统)。这种专用的硬件仿真系统利用软硬件结合的方法，用FPGA阵列实现了ASIC快速原型，接入系统进行测试。该系统可以接受指定的测试点，在FPGA阵列中可以直接观测(就像软件模拟中一样)，所以大大提高了仿真的准确性和效率。2.3硬件描述语言(HDL)硬件描述语言(HDL)是相对于一般的计算机软件语言如C, Pascal而言的。HDL是用于设计硬件电子系统的计算机语言，它描述电子系统的逻辑功能、电路结构和连接方式。设计者可以利用HDL程序来描述所希望的电路系统，规定其结构特征和电路的行为方式;然后利用综合器和适配器将此程序变成能控制FPGA和CPLD内部结构、并实现相应逻辑功能的门级或更底层的结构网表文件和下载文件。硬件描述语言具有以下几个优点:a.设计技术齐全，方法灵活，支持广泛。b.加快了硬件电路的设计周期，降低了硬件电路的设计难度。c.采用系统早期仿真，在系统设计早期就可发现并排除存在的问题。d.语言设计可与工艺技术无关。e.语言标准，规范，易与共享和复用。就FPGA/CPLD开发来说，VHDL语言是最常用和流行的硬件描述语言之一。本次设计选用的就是VHDL语言，下面将主要对VHDL语言进行介绍。2.3.1 VHDL语言简介VHDL是超高速集成电路硬件描述语言的英文字头缩写简称，其英文全名 是Very-High -Speed Integrated Circuit Hardware Description Language。它是在70- 80年代中由美国国防部资助的VHSIC(超高速集成电路)项目开发的产品，诞生于1982年。1987年底，VHDL被IEEE(The Institute of Electrical and产Electronics Engineers)确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本((IEEE std 1076-1987标准)之后，各EDA公司相继推出了自己的VHDL设计环境。此后，VHDL在电子设计领域受到了广泛的接受，并逐步取代了原有的非标准HDL。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即ANSI/IEEE std1076，1993版本。1996年IEEE 1076.3成为VHDL综合标准。VHDL主要用于描述数字系统的结构、行为、功能和接口，非常适用于可编程逻辑芯片的应用设计。与其它的HDL相比，VHDL具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的EDA工具和VHDL综合器而言，将基于抽象的行为描述风格的VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文件己不成问题。VHDL语言在硬件设计领域的作用将与C和C++在软件设计领域的作用一样，在大规模数字系统的设计中，它将逐步取代如逻辑状态表和逻辑电路图等级别较低的繁琐的硬件描述方法，而成为主要的硬件描述工具，它将成为数字系统设计领域中所有技术人员必须掌握的一种语言。VHDL和可编程逻辑器件的结合作为一种强有力的设计方式，将为设计者的产品上市带来创纪录的速度2.3.2 VHDL语言设计步骤利用VHDL语言进行设计可分为以下几个步骤:1.设计要求的定义。在从事设计进行编写VHDL代码之前，必须先对你的设计目的和要求有一个明确的认识。例如，你要设计的功能是什么?对所需的信号建立时间、时钟/输出时间、最大系统工作频率、关键的路径等这些要求，要有一个明确的定义，这将有助于你的设计，然后再选择适当的设计方式和相应的器件结构，进行设计的综合。2.用VHDL语言进行设计描述。(1)应决定设计方式，设计方式一般说来有三种:自顶向下设计，自底向上设计，平坦式设计。前两种方式包括设计阶层的生成，而后一种方式将描述的电路当作单模块电路来进行的。自顶向下的处理方式要求将你的设计划分成不同的功能元件，每个元件具有专门定义的输入和输出，并执行专门的逻辑功能。首先生成一个由各功能元件相互连接形成的顶层模块来做成一个网表，然后再设计其中的各个元件。而自底向上的处理方法正好相反。平坦式设计则是指所有功能元件均在同一层和同一图中详细进行的。(2)编写设计代码。编写VHDL语言的代码与编写其它计算机程序语言的代码有很大的不同，你必须清醒地认识到你正在设计硬件，编写的VHDL代码必须能够综合到采用可编程逻辑器件来实现的数字逻辑之中。懂得EDA工具中仿真软件和综合软件的大致工作过程，将有助于编写出优秀的代码。3.用VHDL仿真器对VHDL原代码进行功能仿真。对于大型设计，采用VHDL仿真软件对其进行仿真可以节省时间，可以在设计的早期阶段检测到设计中的错误，从而进行修正，以便尽可能地减少对设计日程计划的影响。因为对于大型设计，其综合优化、配置往往要花费好几个小时，在综合之前对原代码仿真，就可以大大减少设计重复和修正错误的次数和时间。但对于小型设计，则往往不需要先对VHDL原代码进行仿真，即使做了，意义也不大。因为对于小型设计，其综合优化、配置花费的时间不多，而且在综合优化之后，你往往会发现为了实现性能目标，将需要修改你的设计。在这种情况下，用户事先在原代码仿真时所花费的时间是毫无意义的，因为一旦改变设计，还必须重新再做仿真。4.利用VHDL综合优化软件对VHDL原代码进行综合优化处理。选择目标器件、输入约束条件后，VHDL综合优化软件工具将对VHDL原代码进行处理，产生一个优化了的网络表，并可以进行粗略的时序仿真。综合优化软件工具大致的处理过程如下:首先检测语法和语意错误;然后进行综合处理，对CPLD器件而言，将得到一组工艺专用逻辑方程，对FPGA器件而言，将得到一个工艺专用网表;最后进行优化处理，对CPLD的优化通常包括将逻辑化简为乘积项的最小和式，降低任何给定的表达式所需的逻辑块输入数，这些方程进一步通过器件专用优化来实现资源配置。对FPGA的优化通常也需要用乘积项的和式来表达逻辑，方程系统可基于器件专用资源和驱动优化目标指引来实现因式分解，分解的因子可用来对实现的有效性进行评估，其准则可用来决定是对方程序系统进行不同的因式分解还是保持现有的因子。准则通常是指分享共同因子的能力，即可以被暂存，以便于和任何新生成的因子相比较。5.配置。将综合优化处理后得到的优化了的网络表，安放到前面选定的CPLD或FPGA目标器件之中，这一过程称为配置。在优化

【答案】：与EPLD/CPLD类PLD相比较，FPGA有着以下几个主要特点：(1)编程配置技术基于SRAM。(2)基本逻辑模块的集成规模度与CPLD类的LAB比较相对较小。但基本逻辑模块的数量相对较多。(3)内部布线多采用分段式互连结构。

你好！通过定义GCLK0--4做时钟输入脚，然后引脚绑定到外部即可。如有疑问，请追问。

在编程上他们没什么区别；先有了cpld再有了FPGA，所以FPGA能支持的东西要多一些，对于学习没什么影响，在初期选择哪个都一样。但是现实生活中cpld用的比较多，FPGA一般用于很复杂的系统中。

E: Erasable

楼上的再详细点就好了