quartus

工程目录simulationmodelsim，如果没有simulation文件夹，那你在quartus软件设置仿真工具为modelsim，然后在编译，就出来了

这个是检测“11010011”序列，如果出现序列：“11010011”，sout输出为1；（assign sout=(st==s8);）“是不是只要把case语句里那9个if（）条件语句按din分别==1b`1、1、0、0、1、0、1、1、0的顺序依次检测”不是向左向右检测，而是检测的序列不同；“11010011” 和 “11001011” 的不同。如果要改为向左向右检测，可以将din输入序列的顺序更换一下就行了。din是一个串行数据，属于待检测数据。

1、首先在运行中输入notepad，启动记事本程序。2、在记事本程序中输入需要在Quartus II中录入的汉字，然后选择复制。3、然后找到并打开Quartus II软件，找到并双击打开目标VHDL文件。4、将鼠标光标插入到需要录入汉字的位置。使用Ctrl+V，将刚刚复制的汉字粘贴到目标位置。5、最后注意汉字占用两个字节，删除一个汉字需要按两次删除键，就完成了。

没破解成功用Quartus_II_9.0_x86破解器.exe 破解C:altera9.0quartusin下的sys_cpt.dll文件把license.dat里的XXXXXXXXXXXX 用您的网卡号（MAC地址）替换

1.assignment->setting:simulationg,选择Timing/Fuctional.2.创建个同名的.vmf波形文件,综合完后添加网表(端口名,寄存器名,也可以用NodeFinder半自动加pinlist).对输入网络赋值.3.对于功能仿真,综合完,Processing->GeneratingFunctionalnetlist.4.再按仿真按钮即可.

根据状态输出方程列出真值表 根据真值表直接画出状态转换图

设置完了 还要点击那个仿真按钮的

需要降系统为win7才可以正常使用。

Quartus ii 14.0.2需要UPDATE才能支持最新的MAX10系列。。。实际上我用14.1编译还有些问题，保险起见用16.1及更高为好，小脚丫软件手册就推荐16.1

一个就够用啦，proteus是很强大的还是。。。

我初者请问说用仿真意思啊

大哥，这个问题很广了。可以在具体点吗？

Quartus Prime 中集成了Modelsim，可以调用Modelsim对顶层文件进行仿真。 Tools--Options General--EDA Tool Options，设置仿真工具的目录。右侧窗口选择你电脑Quartus安装目录中Modelsim-altera的位置，示例如图 Assignments -- Settings，弹出的对话框中，左侧选择EDA Tool Setting -- Simulation，右侧的第一个下拉列表选择ModelSim-Altera，示例如图。 先对工程执行分析综合，然后利用工具自动生成测试文件模板，操作如下。 生成的.vt文件位于当前工程目录中..simulationmodelsim 文件夹内。 用Quartus打开.vt 文件 刚才自动生成的 .vt只是一个模板，并不完整，需要补充。在vt文件中，编辑需要的测试激励后，保存。记下vt文件中的顶层模块名和文件名，比如下图中的顶层模块是Uart_FSM_vlg_tst，文件名是UART_FSM.vt Assignments -- Settings，弹出的对话框中，左侧选择EDA Tool Setting -- Simulation，右侧的第一个下拉列表选择ModelSim-Altera，下面添加Test Benches，流程示例如图。 第一个Test Bench name给当前的仿真起个名字 第二个Top level module ....输入测试文件.vt里顶层module的名字 建议先填第二个 点击Add后，点击OK--OK---OK........ Tools -- Run ---RTL Simulation(寄存器传输级仿真，与功能仿真相同) 也可以选择：Tools -- Run ---Gate level Simulation(门级仿真，与时序仿真相同)。 如果使用时序仿真，需要设置正确的芯片型号并将工程编译后再仿真。 常见错误： 1、功能仿真时，输出无信号，波形显示红色直线。 原因：可能是由于设计文件中的寄存器没有初始值，而电路基于该寄存器进行了取值、判断等操作，导致获取不到寄存器的值。 解决办法：为电路添加复位信号，在复位信号有效时给寄存器赋初值。 说明：这是仿真器的问题。在实际电路中，芯片上电后，寄存器内必然有值。 2、error deleting "msim_transcript": permission denied. 原因：Modelsim已经打开了，不能进行新的仿真。 解决办法：关闭已经打开的Modelsim，重新启动仿真。 3、其他错误解决办法 测试文件如果有语法错误的话，会在modelsim的输出窗口以红色字体给予提示。

在quartus中创建原理图文件，在原理图中空白处双击，在Name中写入7476，然后确定，把7476放入原理图中。7476为JK触发器，把JK端连在一起就是T触发器了。　　或者用VHDL或Verilog HDL编写程序实现T触发器。

每种芯片的不同引脚（pin）对应着不同的功能。比如，有的引脚对应着发光二极管，有的是数码管的控制端，有的是输入时钟。具体的引脚对照表可以查看相应的FPGA的手册。手册在百度上可以很容易的搜索到。得到对照表后，就可以把你电路中的输入输出端绑定到有相应功能的引脚上了。利用PIN ASSIGNMENT(好像是tool菜单栏里的)，就可以绑定引脚了。不知道说清没有，欢迎追问~

功能更强大，支持的FPGA型号更多啊！首先看你FPGA型号，你如果可以在器件设置里面找到，并且可以用，就OK啦软件更新，自然有很多改进，另外加入新产品的支持啦，目前通常用8.0/11.0多够用了。

估计破解的冲突 因为我也遇到过

Quartus II 的使用 21 工程建立 22 原理图的输入 53 文本编辑 （verilog） 154 波形仿真 16Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。图 1.1 Quartus II 管理器1.1 工程建立使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。 还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。建立工程的步骤如下：（1） 选择File菜单下New Project Wizard ，如图1.2所示。图 1.2 建立项目的屏幕（2） 输入工作目录和项目名称，如图1.3所示。可以直接选择Finish，以下的设置过程可以在设计过程中完成。图 1.3 项目目录和名称（3） 加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。图 1.4 加入设计文件（4） 选择设计器件，如图1.5所示。图 1.5 选择器件（5） 选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。图 1.6 选择EDA 工具（6） 建立项目完成，显示项目概要，如图1.7所示。图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1） 选择File 菜单下 New ，新建图表/原理图文件，如图1.8所示。图 1.8 新建原理图文件（2） 在图1.9的空白处双击，屏幕如图1.10所示：（3） 在图1.10的Symbol Name 输入编辑框中键入dff后，单击 ok按钮。此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；（4） 重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5） 重复（4）的方法将DFF和output连起来，完成所有的连 线电路如图1.12所示；（6） 在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。（7） 在图1.13中单击保存按钮 ，以默认的try1 文件名保存， 文件后缀为bdf。图1.12 完成连线后的屏幕图1.13 完成全部连接线的屏幕（8） 在图1.8中，单击编译器快捷方式按钮 ，完成编译后，弹 出菜单报告错误和警告数目，并生成编译报告如图1.14所示；图1.14 完成编译的屏幕（9） 若需指定器件，选择Assignments菜单下Device选项，屏 幕如图1.15所示；图1.15 器件设置（10） 完成如图1.15所示的选择后，单击OK按钮回到工作环境；（11） 根据硬件接口设计，对芯片管脚进行绑定。选择Assignments菜单下Pins选项；（12） 双击对应管脚后Location空白框，出现下拉菜单中选择要绑定的管脚，如图1.16所示；图1.16 管脚指定（13） 在图1.16中完成所有管脚的分配，并把没有用到的引 脚设置为As input tri-stated, Assignments—Device—Device and Pin Options –Unused Pins，然后重新编译项目；（14） 对目标版适配下载，（此处认为实验板已安装妥当，有 关安装方法见实验板详细说明）单击 按钮，屏幕显示如图1.17所示；图1.18 适配下载界面（15） 选择Hardware Setup ，如图1.19所示；图1.19 下载硬件设置（16） 在图1.19中选择添加硬件ByteBlasteMV or ByteBlaster II，如图1.20所示；图1.20 添加下载硬件（17） 可以根据需要添加多种硬件于硬件列表中，双击可选列表中需要的一种，使其出现在当前选择硬件栏中（本实验板采用ByteBlaster II 下载硬件），如图1.21所示；图1.21 选择当前下载硬件（18） 选择下载模式，本实验板可采用两种配置方式，AS模式对配置芯片下载，可以掉电保持，而JTGA模式对FPGA下载，掉电后FPGA信息丢失，每次上电都需要重新配置，如图1.22所示；图1.22 选择下载模式（19） 选择下载文件和器件，JTAG 模式使用后缀为sof 的文件，AS模式使用后缀为pof的文件，选择需要进行的操作，分别如图1.23，图1.24所示；使用AS模式时，还要设置Assignments 菜单下Device，如图1.25，选择图1.25中Device & Pin Options，如图1.26，选择使用的配置芯片，编译；图1.23 JTAG下载模式图1.24 AS下载模式图1.25 器件选项图1.25 配置芯片选择（20） 点击Start按键，开始下载。1.3 文本编辑 （verilog）这一节中将向读者简单介绍如何使用Quartus II软件进行文本编辑。文本编辑（verilog）的操作如下：（1） 建立我们的project2项目如下图：图1.26 建立项目project2（2） 在软件主窗口单击File菜单后，单击New选项，选择Verilog HDL File选项，如图1.27所示：图1.27 新建Verilog HDL文件（3） 单击OK进入空白的文本编辑区，进行文本编辑，本节列举一个D触发器的例子，其完成后的屏幕如图1.28所示；图1.28 完成编辑后的屏幕（4） V文件名必须与模块面相同，将dff1.v文件设置为顶层文 件，Project—Set as Top-level Entity（5） 完成编辑后的步骤与完成原理图编辑的步骤相同，请参考 1.1节有关内容。（6） 利用v文件生成原理图模块。在v文件编辑界面中，File—Creat/Update—Creat Symbol Files for Curent File.1.4 波形仿真下面以1.2节中project2为例，介绍使用Quartus II 软件自带的仿真器进行波形仿真的步骤。（1） 打开project2 项目，新建波形仿真文件，如图1.29；图1.29 新建矢量波形文件（2） 在建立的波形文件左侧一栏中，点击鼠标右键，在弹出菜单中选择 Insert Node or Bus，如图1.30所示；图1.29 矢量波形文件节点加入（3） 在出现的图1.30中，选择Node Finder，将打开Node Finder 对话框，本试验对输入输出的管脚信号进行仿真，所以在Filter 中选择 Pins：all，点击List 按钮，如图1.31所示；图1.30 节点加入工具框图1.31 Node Finder 对话框（4） 在图1.31左栏中选择需要进行仿真的端口通过中间的按钮加入到右栏中，点击OK，端口加入到波形文件中，如图1.32；图1.32 加入仿真节点后的波形图 （5） 在图1.32中，选择一段波形，通过左边的设置工具条，给出需要的值，设置完成激励波形，保存后如图1.33所示；图1.33 设置好激励波形的波形文件 （6） 设置为功能仿真：Assignment—Timing Analysis Settings-- Simulator Settings—Simulation mode 选择Functional, 生成网络表Processing—Generate Functional Simulation Netlist；（7） 点击快捷按钮 ，开始仿真，完成后得到波形如图1.34所示，根据分析，功能符合设计要求。图1.33 波形仿真结果

在工程下面下右击你写好的文件，选择"Create Symbol Files for Current File"就可以生成了，然后在block文件中添加symbol时就可以看到libraries下的project目录里面出现了你刚刚生成的symbol.

解决这个问题的方法如下：1、首先先进入Window窗口，点击Detach_Window选项，将画图界面分离出来。2、然后在分离的界面上点击Tools—>Customize选项。3、在打开的页面Block Editor前面打勾。4、最后可以看到隐藏的工具栏已经恢复，这样问题就解决了。

搜一下：如何在quartus工程中添加自己生成的sdc文件

在总线上拉出一段线，点击选中，右键，properties，名字改成D[1..0]同样的方法，B改成D[0]，A改成D[1]就行了

在Tools（工具）菜单下完成即可。第一步：点击Tools（工具）第二步：点击Options（选项）第三步：Text Editor（文本编辑）/Fonts（字体）第四步：点击size（大小）第五步：选择合适的大小即可，最后点ok。

我也遇到这样的问题，你现在解决了吗？

进入你建立的工程文件夹中双击带Quartus标志的.qpf文件，就能自动打开，或者打开软件 再选中open project 进入你建好的工程目录中，就会出现.qpf文件 打开就好。

1、打开QuartusⅡ软件，2、选择File→NewProjectWizard新建一项工程。3、单击Next进入。（任何一项设计都是一项工程Project，必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，要用英文的比如存在E/eda），之后会出现三个要填的，分别E/eda，COUNT，COUNT;单击Next进入下一个，firstname不填，单击Next进入对话框。在该对话框中指定目标器件，（我们选择的是QuickEDA核心板上用的Cyclone系列的EP1C6240C8。），next一直到finish4、选择File→New——VHDLfile，将你的编程复制进去5、File→saveas（新建个文件夹用英文的）文件名一定要更改为COUNT（保持和实体一致，默认的文件名为VHDL1）6、在QuartusⅡ主界面下选择Processing→StartCompilation进行全程编译，会显示“successful”7、在QuartusⅡ主界面下选择File→New命令，打开新建文件对话框，在该对话框中选择VectorWaveformFile；8、在Nane栏内双击鼠标左键，弹出对话框。9、点击NodeFinder按钮5、在Filter栏选择Pins:all，点击List按钮，弹出如图所示对话框。10、点击>>按钮，按2次OK后。11、设置仿真结束时间。在QuartusⅡ主界面下选择Edit→Endtime…，打开图示对话框，将仿真结束时间设置为20us。12、编辑输入节点波形1）选中clk，在工具栏中点击OverwriteClock按钮，打开图示对话框，将CLK周期设置为50ns。2）将clr设置为“0”（在波形图左边竖着的有个0矩形波）。（可以点击放大/缩小按钮，缩小时按右键）13、保存仿真波形文件，File→save，按默认的保存就行14、功能仿真。1）在QuartusⅡ主界面下选择Processing→SimulateTool，2）在Simulationmode下选择Functional，点击GenerateFunctionalSimulationNetlist按钮。点击Start按钮开始仿真。，仿真后点击Report按钮，打开仿真结果窗口（波形就出来了），在该窗口中可以观察设计结果，功能仿真没有考虑器件的延迟时间。

quartus ii 不是免费软件，但可以使用试用版或破解版。

输出模拟波形方法如下：1、打开QuartusⅡ软件，2、选择File→New Project Wizard 新建一项工程。3、单击Next进入。（任何一项设计都是一项工程Project，必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，要用英文的比如存在E/eda），之后会出现三个要填的，分别E/eda，COUNT，COUNT;单击Next进入下一个，first name不填，单击Next进入对话框。在该对话框中指定目标器件，（我们选择的是QuickEDA核心板上用的Cyclone系列的EP1C6240C8。），next一直到finish4、选择File→New ——VHDL file ，将你的编程复制进去5、File→save as（新建个文件夹 用英文的）文件名一定要更改为COUNT（保持和实体一致，默认的文件名为VHDL1）6、在QuartusⅡ主界面下选择Processing→Start Compilation进行全程编译，会显示“successful”7、在QuartusⅡ主界面下选择File→New命令，打开新建文件对话框，在该对话框中选择Vector Waveform File ；8、在Nane栏内双击鼠标左键，弹出对话框。9、点击Node Finder 按钮5、在Filter栏选择Pins:all，点击List按钮，弹出如图所示对话框。10、点击>>按钮，按2次OK后。11、设置仿真结束时间。在QuartusⅡ主界面下选择Edit→End time…，打开图示对话框，将仿真结束时间设置为20us。12、编辑输入节点波形1）选中clk，在工具栏中点击Overwrite Clock按钮，打开图示对话框，将CLK周期设置为50ns。2）将clr设置为“0”（在波形图左边竖着的有个0矩形波）。（可以点击放大/缩小按钮，缩小时按右键）13、保存仿真波形文件，File→save，按默认的保存就行14、功能仿真。1）在QuartusⅡ主界面下选择Processing→Simulate Tool，2）在Simulation mode 下选择Functional，点击Generate Functional Simulation Netlist按钮。点击Start按钮开始仿真。，仿真后点击Report按钮，打开仿真结果窗口（波形就出来了），在该"窗口中可以观察设计结果，功能u200d仿真没有考虑器件的延迟时间。

有。1、quartus18有中文设置选项。2、直接进入设置找到language，然后我们把语言和文字进行中改就行了。

　　Quartus ii中画原理图时：用单击的方法展开Libraries栏中的元件库，其中primitives为基本元件库，打开logic子库，单面是常用的与门、或门和非门等门电路。　　Quartus II 是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。　　Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。　　Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。　　此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。　　Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。　　Altera Quartus II 作为一种可编程逻辑的设计环境， 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。

1. 首先安装Quartus II 11.0软件2. 再下载Quartus II 11.0破解补丁（破解补丁）3. 解压缩后，复制解压出来的文件“Quartus_11.0_x86破解器(内部版).exe”到Quartus软件安装的目录下。4. 直接点击“应用”按纽，5. 双击文件"Quartus_11.0_x86破解器(内部版).exe"打开破解程序6. 直接点击“应用”按纽。7. 然后选中sys_cpt.dll，点击“打开”。（安装默认的sys_cpt.dll路径是在C:altera11.0quartusin下）。8. 把license.dat里的XXXXXXXXXXXX 用您老的网卡号替换(在Quartus的Tools菜单下选择License Setup，下面就有NIC ID)。9. 在Quartus II 11.0的Tools菜单下选择License Setup，然后选择License file，最后点击OK。10. 此软件在Windows XP和Windows 7的32/64位操作系统下都通过了验证！

　　QuartusII 是Altera公司开发的功能最强大的PLD编译工具，全面取代MAX＋PLUS　　使用步骤：　　一、建立工程。　　1、「File」→「New Project Wizard」开始新工程的建立设置。『NEXT』　　2、指定project的路径，和project的名称，顶层文件的名称（一般与工程名相同）。　　3、指定project中要include 的文件。　　4、选择project中要使用的一些EDA TOOLS。　　5、选择所使用的器件的家族“family” 和具体型号。　　6、『finish』 完成工程的设置。　　二、输入文件。 在工程中新建设计文件：图形文件“Block Diagram/Schematic File”，Verilog语言文 件“VerilogHDL File”　　1、完成工程文件的输入，若为顶层文件，则文件名应该保存为与工程名相同。　　2、编译设置：「Assignment」→「Compiler Settings Wizard」→「Next」　　3、根据编译窗口的提示修改错误。　　4、编译后会生成编译报告“Compilation Report”会分成如下几项：　　（1） Analysis＆Synthesis语法检查，把大电路转成较小的元件　　（2） Fitter 器件资源利用情况，引脚分配情况等　　（3） Assembler 连线各元件　　（4） Timing Analyzer 时间分析

不会用quartus的仿真？显示十进制，只要在信号名上右键弹出菜单上进行选择。

输出模拟波形方法如下：1、打开QuartusⅡ软件，2、选择File→New Project Wizard 新建一项工程。3、单击Next进入。（任何一项设计都是一项工程Project，必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，要用英文的比如存在E/eda），之后会出现三个要填的，分别E/eda，COUNT，COUNT;单击Next进入下一个，first name不填，单击Next进入对话框。在该对话框中指定目标器件，（我们选择的是QuickEDA核心板上用的Cyclone系列的EP1C6240C8。），next一直到finish4、选择File→New ——VHDL file ，将你的编程复制进去5、File→save as（新建个文件夹 用英文的）文件名一定要更改为COUNT（保持和实体一致，默认的文件名为VHDL1）6、在QuartusⅡ主界面下选择Processing→Start Compilation进行全程编译，会显示“successful”7、在QuartusⅡ主界面下选择File→New命令，打开新建文件对话框，在该对话框中选择Vector Waveform File ；

QuartusII命名是不能含有中文名字的，开头也不能有数字。最好以其实现的功能命名。还有quartusii一般需要默认安装在系统盘下，不然经常会出问题的。QuartusII是Altera公司的综合性CPLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

Quartus2仿真波形引入pin脚，然后用Quartus自带的仿真工具进行波形仿真，具体仿真过程如下：1、首先打开Quartus2，需要先引入pin脚用于输入输出。2、再点击菜单栏的波形设置，弹出的对话框第一行值改为100点击ok保存更改。3、然后点击菜单simulation选项选择options，选择自带的仿真工具。4、选项对话框选择Quartus工具，点击ok确认更改。5、下图为仿真波形的显示效果图。

把你邮箱给我 图片传不上去 我用的是quartusII9.0 1、打开QuartusⅡ软件，2、选择File→New Project Wizard 新建一项工程。3、单击Next进入。（任何一项设计都是一项工程Project，必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，要用英文的比如存在E/eda），之后会出现三个要填的，分别E/eda，COUNT，COUNT;单击Next进入下一个，first name不填，单击Next进入对话框。在该对话框中指定目标器件，（我们选择的是QuickEDA核心板上用的Cyclone系列的EP1C6240C8。），next一直到finish4、选择File→New ——VHDL file ，将你的编程复制进去5、File→save as（新建个文件夹 用英文的）文件名一定要更改为COUNT（保持和实体一致，默认的文件名为VHDL1）6、在QuartusⅡ主界面下选择Processing→Start Compilation进行全程编译，会显示“successful”7、在QuartusⅡ主界面下选择File→New命令，打开新建文件对话框，在该对话框中选择Vector Waveform File ；8、在Nane栏内双击鼠标左键，弹出对话框。9、点击Node Finder 按钮5、在Filter栏选择Pins:all，点击List按钮，弹出如图所示对话框。10、点击>>按钮，按2次OK后。11、设置仿真结束时间。在QuartusⅡ主界面下选择Edit→End time…，打开图示对话框，将仿真结束时间设置为20us。12、编辑输入节点波形1）选中clk，在工具栏中点击Overwrite Clock按钮，打开图示对话框，将CLK周期设置为50ns。2）将clr设置为“0”（在波形图左边竖着的有个0矩形波）。（可以点击放大/缩小按钮，缩小时按右键）13、保存仿真波形文件，File→save，按默认的保存就行14、功能仿真。1）在QuartusⅡ主界面下选择Processing→Simulate Tool，2）在Simulation mode 下选择Functional，点击Generate Functional Simulation Netlist按钮。点击Start按钮开始仿真。，仿真后点击Report按钮，打开仿真结果窗口（波形就出来了），在该窗口中可以观察设计结果，功能仿真没有考虑器件的延迟时间。

1、执行菜单【File】-【Open Project?】命令，在quartus中打开一个设计项目。2、执行菜单【Tools】-【Megawizard Plug-In Manager?】命令，打开Megawizard Plug-In Manager设置向导。3、这里我们是添加一个全新的宏模块，所以选择【Creat a new custom megafunction variation】,点击【next】按钮。4、右上方会显示你所用的芯片系列，在左侧树形列表里选择你需要的宏模块，这里选择【Memory Compiler】-【FIFO】先进先出模块，选择所要生成的语言和FIFO模块的存储路径及文件名，点击【next】按钮。5、How wide should the FIFO be?后填写你建立的FIFO位宽多少，How deep should the fifo be?后填写你的FIFO深度，也就是能装多少个数据，下一步【next】。6、FIFO输出我们只选择数据q[#:0]和empty就可以了，所以去掉empty以为所有项目前的对勾，下一步【next】。7、这一步可以默认设置不变，下一步【next】。

前提是你要已经做好了元件。做好之后，在原理编辑窗口中，选择File—Create/update—Createsymbolcurrentfile，将当前文件变成一个包装好的单一元件，并放在工程指定的目录中以备后用。希望能帮到你，不过过了这么多年了，估计你已经自己解决了

1、首先，打开Quartus II 应用程序，并选择创建新工程按钮。2、这一步骤不需要修改任何参数，直接下一步即可。3、修改保存路径以及工程名称。工程名称不能任意的命名，要和程序当中的实体名保持一致。4、然后选中加进去的文件名，点击下一步即可。5、这一步需要我们选择器件，在Family框中选择系列，或者具体选择一个器件。6、到了这工程就建好了，直接点击完成按钮就是了。

有，你直接调用就可以了，megawizard里的storage里面的LPM_ff，就是的

把你邮箱给我 图片传不上去 我用的是quartusII9.01、打开QuartusⅡ，2、选择File→New Project Wizard 新建一项工程。3、单击Next进入。（任何一项设计都是一项工程Project，必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，要用英文的比如存在E/eda），之后会出现三个要填的，分别E/eda，COUNT，COUNT;单击Next进入下一个，first name不填，单击Next进入对话框。在该对话框中指定目标器件，（我们选择的是QuickEDA核心板上用的Cyclone系列的EP1C6240C8。），next一直到finish4、选择File→New ——VHDL file ，将你的编程复制进去5、File→save as（新建个文件夹 用英文的）文件名一定要更改为COUNT（保持和实体一致，默认的文件名为VHDL1）6、在QuartusⅡ主界面下选择Processing→Start Compilation进行全程编译，会显示“successful”7、在QuartusⅡ主界面下选择File→New命令，打开新建文件对话框，在该对话框中选择Vector Waveform File ；8、在Nane栏内双击鼠标左键，弹出对话框。9、点击Node Finder 按钮5、在Filter栏选择Pins:all，点击List按钮，弹出如图所示对话框。10、点击>>按钮，按2次OK后。11、设置仿真结束时间。在QuartusⅡ主界面下选择Edit→End time…，打开图示对话框，将仿真结束时间设置为20us。12、编辑输入节点波形1）选中clk，在工具栏中点击Overwrite Clock按钮，打开图示对话框，将CLK周期设置为50ns。2）将clr设置为“0”（在波形图左边竖着的有个0矩形波）。（可以点击放大/缩小按钮，缩小时按右键）13、保存仿真波形文件，File→save，按默认的保存就行14、功能仿真。1）在QuartusⅡ主界面下选择Processing→Simulate Tool，2）在Simulation mode 下选择Functional，点击Generate Functional Simulation Netlist按钮。点击Start按钮开始仿真。，仿真后点击Report按钮，打开仿真结果窗口（波形就出来了），在该窗口中可以观察设计结果，功能仿真没有考虑器件的延迟时间。

版本二。QuartusIIdesign是最高级和复杂的，用于system-on-a-programmable-chip(SOPC)的设计环境。QuartusIIdesign提供完善的timingclosure和LogicLock诳榈纳杓屏鞒獭QuartusIIdesign是唯一一个包括以timingclosure和基于块的设计流为基本特征的programmablelogicdevice(PLD)的软件。QuartusII设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供FPGA与mask-programmeddevices开发的统一工作流程。

　　Quartus ii中画原理图时：用单击的方法展开Libraries栏中的元件库，其中primitives为基本元件库，打开logic子库，单面是常用的与门、或门和非门等门电路。　　Quartus II 是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。　　Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。　　Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。　　此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。　　Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。　　Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。

运行后，点file->create/update->create symbol files corrent file，就可以生成了

在Quartus II中创建VHDL程序包，可以按照以下步骤进行操作：1、打开Quartus II软件，点击File -> New Project，创建一个新项目。2、在弹出的窗口中选择一个合适的工作目录，为项目命名，并选择VHDL语言。3、在项目目录下，右键点击工程名，选择New -> VHDL file。4、在弹出的窗口中输入文件名，例如"package_name.vhd"，并在Type中选择VHDL Package。5、在编辑窗口中编写VHDL程序包代码，并保存。6、在需要使用该程序包的文件中引用该包，例如：library work;use work.package_name.all;其中，work为默认工作库的名称，package_name为程序包的名称。7、进行编译和仿真等操作时，确保程序包文件和引用文件在同一工程目录下，并在项目设置中正确设置工作库。以上就是在Quartus II中创建VHDL程序包的基本步骤。

第一个第二个是器件库，你用哪个器件就装哪个，第三个是Altera定制的Modelsim，仿真软件，一般来说要安装的除非你有其他可协同工作的仿真软件，第四个是Quartus ii主程序

quartus ii 主要是编译程序、仿真程序、和将程序下载到板子上，modelsim主要是编译程序、仿真程序的，最近版本的quartus ii 不带仿真功能了，所以就会结合modelsim来完成仿真

Modelsim有专为Quartus做的AlteraModelsim跟对应版本的Quartus一起，是免费的。Quartus不必搭配对应版本的modelsim，在quartus里面有设置选项，第三方的仿真工具都可以在选项里面进行设置。modelsim最新版本为10.0b官网上有信息http://model.com/content/modelsim-pe-simulation-and-debug

1111111111111111111111111111111111111111111111111111111111111111111111111111

直接把你工程中的.qdf文件删除掉就好了

在quartus软件的右边界面有个files选项，选择后点击devicedesignfiles出现下拉出来的很多.v文件，这些就是你添加到工程中的一些要用到的文件，选中你要转化为模块的文件点右键，有一个选项是creatsymbolfilesforcurrentfile,这样就把编好的程序做成模块了。

可以打开的，这两个虽然版本号不同但是是兼容的软件兼容性是衡量软件质量的重要指标。兼容性是指一组与软件从一个环境转移到另一个环境的能力相关的属性，包括以下属性:1. 软件属性，与软件无需借助软件目的以外的活动或手段就能适应不同的规定环境的可能性有关;2. 使软件符合与可移植性有关的标准或者约定的软件特性;3.软件属性与在软件环境中使用软件来替代其他开发的软件的机会和努力有关。在具体的测试中，我们可以从以下几个方面来判断:操作系统兼容性可以在哪些操作系统软件上运行?理想的软件应该是平台无关的。有些软件需要在不同的操作系统平台上重新编译才能运行，有些软件需要重新开发或大改动才能在不同的操作系统平台上运行。对于双层系统和多层系统架构的软件，还需要考虑前端和后端操作系统的选择。

一个是时序约束，另一个就是逻辑锁定。时序约束是按照你的时序要求去布局布线。而逻辑锁定则是指设计者将某个模块或者某个网络指定在器件的某个位置。尽管有时序约束，但综合器也不能保证每次都能达到要求；而只有当逻辑锁定后，它能保证被锁定的模块在下一次综合不被改变。　　事出有因，之前加进来的一个SPI模块，一开始是正常的，后来陆续在设计中加了一些模块，综合后，居然发现SPI模块工作不正常，奇怪的是，在我备份的几个版本中，有几个正常，有几个又不正常，而在这个过程中SPI模块从未被修改过。我想一定是综合器在捣鬼，后来我在SPI正常的版本上查看chip planner中spi的布局信息，然后将其逻辑锁定，再添加新的模块进来，结果发现，SPI果然没有受到影响。

没用到的管脚定义也可以在设置项设置，菜单“assignments->settings”：打开“setting”对话框：再点击“device&pinoptions”，弹出“device&pinoptions”对话框：在“unusedpins”标签页，有未用到管脚的设置选项（“reserveallunsuedpins”），用户可以根据需要选择。

quartus II是altera公司的fpga开发工具，你要找的是altera公司的官网吧，是这个，里面quartus的东西都有：http://www.altera.com/

在 assignment device 里重新 选下器件 看看 （换个不是Cyclone的系列），看看你选具体的元件没

网页链接这个有破解文件

请问解决了吗……我也是这个问题

关注这个问题

前言：此版本的软件安装包附加激活教程我可以给您一份，不过仅供个人使用，切勿传播，希望可以帮助您Quartus Prime 18安装教程1、使用本站本站提供的百度网盘下载并解压，得到如下文件，小编这里以Windows操作系统为例。2、双击“QuartusProSetup-18.0.0.219-windows.exe”运行，在安装向导界面直接点击“Next”。3、在许可协议界面，选择“I Accept”，点击“Next”。4、选择好安装路径，点击“Next”。5、默认勾选，直接点击“Next”。6、确认好安装信息，点击“Next”。7、安装进行中，需要一些时间，请耐心等待。8、完成安装，勾选第二项创建快捷方式，其它取消，不要运行软件。点击下载quartus prime 18.0破解版

但是这里的Functional是基于门级网表的功能仿真，并不是HDL级的功能仿真。 首先需要将.bdf原理图文件转换为Verilog HDL等第三方EDA工具所支持的标准描述文件。在Quartus下，保持*.bdf为活动窗口状态，运行[File]/[Create/Update]/[Create HDL Design File for Current File]命令，在弹出窗口选择文件类型为Verilog HDL，即可输出*.v顶层文件。 Altera的基本宏功能的功能（行为）仿真模型在Quartus工具安装目录下的"edasim_lib"目录中： Verilog HDL语言的仿真库文件为220model.v和altera_mf.v; VHDL语言的仿真库文件为220pack.vhd、220model.vhd、altera_mf.vhd和altera_mf_components.vhd。 仿真时把相关库文件加到工程中去就行了。

　　功能仿真仅仅关心输出和输入的逻辑关系是否正确，不考虑时间延时信息。如输入a经过一个反相器输出b，在功能仿真时可以发现，a在t1时刻由0变为1时，b会在t1时刻由1变为0。输出和输入的变化发生在同一个时刻，反应出来的是“非”的逻辑。　　时序仿真不仅反应出输出和输入的逻辑关系，同时还计算了时间的延时信息，是与实际系统更接近的一种仿真结果。如果输入a经过一个反相器输出b，在时序仿真时会发现，a在t1时刻由0变为1时，b会在t2时刻由1变为0，其中，t2>t1，t2-t1的差值就是反相器的延时。仿真结果不仅反应了“非”的逻辑，还反应了“非门”的时间延时。不过，要注意的是，这个时间延时是仿真软件“估算”出来的。

我在WIN 7下安装的更低版本Quartus都没有问题，所以不应该是兼容问题。 按钮都是灰色的，是因为你第一步没有新建工程吧？ 如图所示，先File-New Project Wizard新建工程，然后再新建原理图或者VHDL文件后，那些按钮就不是灰色的了。

edit -end time

quartusII的编译器窗口的打开方式如下：1、点击主菜单的VIEW在VIEW里找到utilitywindows2、utilitywindows里面找到projectnavigator(工程文件)andstatus(编译状态)就可以打开了。

点击主菜单的VIEW在VIEW里找到utilitywindows。quartusII的编译器窗口的打开方式如下：1、点击主菜单的VIEW在VIEW里找到utilitywindows2、utilitywindows里面找到projectnavigator(工程文件)andstatus(编译状态)就可以打开了。

1、下载完毕解压缩，然后运行我们的安装程序。2、点击next，然后选择接受协议，再点击next。3、选择安装路径，软件比较大，建议安装在磁盘空间比较大的盘符。4、选择安装组件，只有我们的软件一个，不过需要将近6G的空间。5、然后就是一直点击下一步安装了，安装完成弹出驱动程序安装，点击下一步安装驱动程序。6、然后打开注册机，找到安装目录下的X：altera15.0quartusin64gcl_afcq.dll，X为用户安装得盘符。需要点两次，第一次下一步，点击以后变成完成，再点击完成即可。

首先，你要通晓一个简单的CPU应该包括哪些内部工作单元，这些单元之间应该怎样相互联系及协同工作，即，你要建立起CPU的架构来。好比你要造一辆汽车，你总要知道汽车是由发动机、变速箱、底盘、悬挂系统、轮胎、转向系统、油路/电路、控制系统等等组成吧，还要知道怎样把它们组合起来。其次，你要会quartus的使用，然后用quartus来设计CPU的架构及内部逻辑电路。一个再简易的CPU，即使是半个世纪前的四位U，内部电路也是很复杂的，起码要成千上万个逻辑单元，即使作为计算机专业的研究生，能独立的设计出来，都不简单，可以写成一本不算薄的书。你觉得，在百度知道这个平台，会有人吃饱了撑得，免费用写一本书的精力，来教你做这个吗？要知道，这年头，谁的时间都是有价值的。如果是简单的问题，茶余饭后举手之劳答答题，无所谓。如果你是计算机专业的学生，好好的学好自己的专业课，如果你们的课程包含这个内容，你的老师就会教会你。如果你是业余爱好者，纯属兴趣爱好来鼓捣这个，死心吧，这不是你业余条件下能搞得来的。即使真的是业余鼓捣，也应该先打好基础学习一些基础课程，而不是指望别人教你这个，没有人能费力不讨好教得了毫无基础之人。

点file然后点create/update然后createsymbolfilesforcurrentfile就会产生一个bsf文件你再点file,new创建一个blockdiagram双击下空白处，找到你之前创建的bsf文件就好了

每次编译完成，Quartus软件都会自动显示编译报告界面，如果没有显示，也可以点击编译报告图标来切换到编译报告页面，编译报告图标就在下图所示的位置，打开之后，时序报告都在 TimeQuest Timing Analyzer 这个栏目下面，点击前面的三角符号即可展开。

quartus ["kwu0254:tu0259s]adj. 第四的

Quartus II 是一款综合性PLD/FPGA开发仿真软件，分为VHDL和Verilog HDL，主要搭载硬件描述语言，侧重于软硬结合，只要用于嵌入式系统中。可以参考百度百科：http://baike.baidu.com/link?url=rfTFiXyUfki2QsIcz0zB3S4YsTrFPbn5cuwOw0-C3GgfzlEkZoSIAPsjMLYuSlXqsYBayROl5dxE84FXAf7c0a

1、首先打开Quartus II 13软件，在菜单栏中单击“Tool”，在下拉列表中，选择“Options”，然后就进入下一个界面。2、在“options”选项卡下，选择“EDA Tool Options”。3、在右侧“ModelSim”栏添加路径，注意只需要添加到“modelsim_ase”，在“ModelSim-Alt”栏，添加路径到“win32aloem”，然后单击“OK”即可。4、然后在菜单中“Tool”选项卡，选中“Run Simulation Tool”之后弹出的“RTL simulation”工具。5、点击仿真工具之后，就会出现仿真工具的界面，如下图所示就完成了。

file》save current report section as...，保存文件后选中想要的波形，右键display format...》analog waveform，就可以变成模拟波形了。

需要打开设备的状态栏，在设备中添加状态就可以了。Quartus II design 是最高级和复杂的，用于system-on-a-programmable-chip (SOPC)的设计环境。 Quartus II design 提供完善的 timing closure 和 LogicLocku2122 基于块的设计流程。Quartus II design是唯一一个包括以timing closure 和 基于块的设计流为基本特征的programmable logic device (PLD)的软件。Quartus II 设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供FPGA与mask-programmed devices开发的统一工作流程。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。当前官方提供下载的最新版本是v18.0。总结如下：Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。

1/10执行菜单【File】-【Open Project…】命令，在quartus中打开一个设计项目2/10执行菜单【Tools】-【Megawizard Plug-In Manager…】命令，打开Megawizard Plug-In Manager设置向导3/10这里我们是添加一个全新的宏模块，所以选择【Creat a new custom megafunction variation】,点击【next】按钮4/10右上方会显示你所用的芯片系列，在左侧树形列表里选择你需要的宏模块，这里选择【Memory Compiler】-【FIFO】先进先出模块，选择所要生成的语言和FIFO模块的存储路径及文件名，点击【next】按钮5/10How wide should the FIFO be?后填写你建立的FIFO位宽多少，How deep should the fifo be?后填写你的FIFO深度，也就是能装多少个数据，下一步【next】6/10一般情况下，FIFO输出我们只选择数据q[#:0]和empty就可以了，所以去掉empty以为所有项目前的对勾，下一步【next】7/10这一步可以默认设置不变，下一步【next】8/10一般情况下在page 6 of 8 中选择【Yes（best speed）】，下一步【next】，page7 of 8默认不变，下一步【next】9/10宏模块向导最后一步，这里会显示向导生成的所有文件名，及其描述，一般情况下默认即可，点击【finis】保存并退出向导

如ls上所说。 modelsim的功能很强大，而且速度比quartus或者ise自带的快很多（运行大型的仿真好像是10倍以上，具体数字记不清了）。如果是简单的设计，用quartus自带的就好了，但还是推荐modelsim，也不难的。

QuartusII是Altera公司的综合性CPLD/FPGA开发软件，可以完成从设计输入到硬件配置的完整PLD设计流程，内嵌自有的综合器以及仿真器，有原理图、VHDL、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多种设计输入形式。ISE是Xilinx公司的硬件设计工具。通过和DSPBuilder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。扩展资料：QuartusII可以在Windows、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。

主要元5261器件为：74161（集成计数器）、7SEG-BCD(七段bcd数码显示管）4102、7401（与非门1653）、7404（与非门）、BUTTON（按钮）、NAND(与非门）、AND(与门）。RES（电阻）。工作原理：没按一次BUTTON，提供一次上升沿脉冲，第一块74161计数一次，每计数到十次时，下一块74161计数一次，计数从0开始，计数到23，为二十四进制计数器，到达23后又从0开始计数。扩展资料：最初的计时法是六十进制，即每60小单位进1大单位的进制，也就是我们所说的1小时=60分钟，1分钟=60秒。这是因为60是一个奇妙的数，它可以被1,2,3,4,5,6,10,12,15,20,30,60整除，所以用来计时十分方便。后来西方人把60除以10再乘2，得到12，并规定午夜为0时，正午为12时（am）；正午为0时，午夜为12时（pm）。