Verilog编程中，编写testbench时，我想编写一个模块module，读取一个文件（1.txt）中的数据，

tb在verilog的全称是testbench。对于简单的module来说，要在modelsim的仿真窗口里面看波形，就用addwave..命令。比如，testbench的顶层module名叫tb，要看时钟信号，就用addwavetb.clk。要查看所有信号的时候，就用addwave/*当然，也可以在workspace下的sim窗口里面右键单击instance来添加波形。

查阅了一些网络上的资料，基本说法是Quartus II从11.0开始就取消了自带的仿真工具，转而采用第三方仿真工具。个人安装的 13.0（网络版）确实没有自带的仿真工具，但是有提供Modelsim_Altera安装包，一直在用的就是该第三方工具。在11.0之前的版本用过7.0的，其自带的仿真只能通过建立.vwf波形文件的形式完成仿真。Modelsim是专用的仿真工具，跟Quartus II等集成工具的仿真功能相比，功能要强大的多，对于系统函数，debug等所需要的调试手段等的支持要好的多。testbench就是为了完成设计验证所建立的测试平台（或环境），一般包含三个要素：产生激励信号，调用被测试电路，以及对测试电路的输出结果进行比较验证等。它本质上就是HDL代码。

1、打开quartus ii，Tools菜单下Options项，General中EDA Tool Options，指定Modelsim的路径，比如C:altera11.0modelsim_aewin32aloem，或者C:alteraModelsimse10.0bwin642、设计好quartus下的工程后，Processing菜单栏下Start项右侧展开选择“Start TestBench Templates Writer”，就会创建一个testbench的模版。在此基础上修改你所需要的testbench3、testbench设计完后，Assignments菜单下Setting项，左侧栏中找到EDA Tool Settings下的Simulation，在右侧Simulation的设置框中，选择Tool name，到“More EDA Netlist Writer Settings”中，选择“Compile test bench，点击右侧的“Test Benches”，”New“，把testbench文件的module名填入top level项（11.0下；9.0下三项都要补齐，第三项是例化名）。在下面的“Test bench files”中指定你的testbench，模板文件默认是在simulation--modelsim中，后缀是.vt，“Add”进来，一路OK。4、仿真时，“Tools”菜单下“Run EDA Simulation Tool”右侧展开，第一个为功能仿真，第二个为时序仿真。

　　如何编写 testbench 的总结（非常实用的总结） 1．激励的设置 相应于被测试模块的输入激励设置为 reg 型，输出相应设置为 wire 类型，双向端口 inout 在 测试中需要进行处理。 方法 1：为双向端口设置中间变量 inout_reg 作为该 inout 的输出寄存，inout 口在 testbench 中要定义为 wire 型变量，然后用输出使能控制传输方向。 eg： inout[0:0]bi_dir_port; wire[0:0]bi_dir_port; reg[0:0]bi_dir_port_reg; regbi_dir_port_oe; assignbi_dir_port=bi_dir_port_oe?bi_dir_port_reg:1"bz; 用 bi_dir_port_oe 控制端口数据方向，并利用中间变量寄存器改变其值。等于两个模块之间 用 inout 双向口互连。往端口写（就是往模块里面输入) 方法 2：使用 force 和 release 语句，这种方法不能准确反映双向端口的信号变化，但这种方 法可以反映块内信号的变化。具体如示： moduletest(); wiredata_inout; regdata_reg; reglink; #xx;//延时 forcedata_inout=1"bx;//强制作为输入端口 ............... #xx; releasedata_inout;//释放输入端口 endmodule 从文本文件中读取和写入向量 1）读取文本文件：用$readmemb 系统任务从文本文件中读取二进制向量（可以包含输入激 励和输出期望值） 。$readmemh 用于读取十六进制文件。例如： reg[7:0]mem[1:256]//a8-bit,256-word 定义存储器 mem initial$readmemh("mem.data",mem)// 将.dat 文件读入寄存器 mem 中 initial$readmemh("mem.data",mem,128,1)// 参数为寄存器加载数据的地址始终 2）输出文本文件：打开输出文件用?$fopen 例如： integerout_file;//out_file 是一个文件描述，需要定义为 integer 类型 out_file=$fopen("cpu.data");//cpu.data 是需要打开的文件，也就是最终的输出文本 设计中的信号值可以通过$fmonitor,$fdisplay, 2.Verilog 和 Ncverilog 命令使用库文件或库目录 ex).ncverilog-frun.f-vlib/lib.v-ylib2+libext+.v//一般编译文件在 run.f 中, 库文件在 lib.v 中,lib2 目录中的.v 文件系统自动搜索 使用库文件或库目录,只编译需要的模块而不必全部编译 3．VerilogTestbench 信号记录的系统任务: 1).SHM 数据库可以记录在设计仿真过程中信号的变化. 它只在 probes 有效的时间内记录你 setprobeon 的信号的变化. ex).$shm_open("waves.shm");//打开波形数据库 $shm_probe(top,"AS");//setprobeon"top", 第二个参数:A--signalsofthespecificscrope S--Portsofthespecifiedscopeandbelow,excludinglibrarycells C--Portsofthespecifiedscopeandbelow,includinglibrarycells AS--Signalsofthespecifiedscopeandbelow,excludinglibrarycells AC--Signalsofthespecifiedscopeandbelow,includinglibrarycells 还有一个 M,表示当前 scope 的 memories,可以跟上面的结合使用,"AM""AMS""AMC" 什么都不加表示当前 scope 的 ports; $shm_close//关闭数据库 2).VCD 数据库也可以记录在设计仿真过程中信号的变化. 它只记录你选择的信号的变化. ex).$dumpfile("filename");//打开数据库 $dumpvars(1,top.u1);//scope=top.u1,depth=1 第一个参数表示深度, 为 0 时记录所有深度; 第二个参数表示 scope,省略时表当前的 scope. $dumpvars;//depth=allscope=all $dumpvars(0);//depth=allscope=current $dumpvars(1,top.u1);//depth=1scope=top.u1 $dumpoff//暂停记录数据改变,信号变化不写入库文件中 $dumpon//重新恢复记录 3).Debussyfsdb 数据库也可以记录信号的变化,它的优势是可以跟 debussy 结合,方便调试. 如果要在 ncverilog 仿真时,记录信号, 首先要设置 debussy: a.setenvLD_LIBRARY_PATHLD_LIBRARY_PATH (pathfordebpli.sofile(/share/PLI/nc_xl//nc_loadpli1)) b.whileinvokingncverilogusethe+ncloadpli1option. ncverilog-frun.f+debug+ncloadpli1=debpli:deb_PLIPtr fsdb 数据库文件的记录方法,是使用$fsdbDumpfile 和$fsdbDumpvars 系统函数,使用方法参见 VCD 注意: 在用 ncverilog 的时候,为了正确地记录波形,要使用参数:"+access+rw", 否则没有读写 权限 在记录信号或者波形时需要指出被记录信号的路径，如：tb.module.u1.clk. ??????????????????????????????????????? 关于信号记录的系统任务的说明： 在 testbench 中使用信号记录的系统任务，就可以将自己需要的部分的结果以及波形文件记 录下来（可采用 sigalscan 工具查看） ，适用于对较大的系统进行仿真，速度快，优于全局仿 真。使用简单，在 testbench 中添加： initialbegin $shm_open("waves.shm"); $shm_probe("要记录信号的路径“， ”AS“） ； ＃10000 $shm_close;即可。 4.ncverilog 编译的顺序:ncverilogfile1file2.... 有时候这些文件存在依存关系,如在 file2 中要用到在 file1 中定义的变量,这时候就要注意其 编译的顺序是 从后到前,就先编译 file2 然后才是 file2. 5.信号的强制赋值 force 首先, force 语句只能在过程语句中出现,即要在 initial 或者 always 中间. 去除 force 用 release 语句. initialbeginforcesig1=1"b1;...;releasesig1;end force 可以对 wire 赋值,这时整个 net 都被赋值; 也可以对 reg 赋值. 6．加载测试向量时，避免在时钟的上下沿变化 为了模拟真实器件的行为，加载测试向量时，避免在时钟的上下沿变化，而是在时钟的上升 沿延时一个时间单位后，加载的测试向量发生变化。如： assign#5c=a^b ?? @(posedgeclk)#(0.1*`cycle)A=1; ****************************************************************************** //testbench 的波形输出 moduletop; ... initial begin $dumpfile("./top.vcd");//存储波形的文件名和路径,一般是.vcd 格式. $dumpvars(1,top);//存储 top 这一层的所有信号数据 $dumpvars(2,top.u1);//存储 top.u1 之下两层的所有数据信号(包含 top.u1 这一层) $dumpvars(3,top.u2);//存储 top.u2 之下三层的所有数据信号(包含 top.u2 这一层) $dumpvars(0,top.u3);//存储 top.u3 之下所有层的所有数据信号 end endmodule //产生随机数,seed 是种子 $random(seed); ex:din<=$random(20); //仿真时间,为 unsigned 型的 64 位数据 $time ex: ... timecondition_happen_time; ... condition_happen_time=$time; ... $monitor($time,"dataoutput=%d",dout); ... //参数 parameterpara1=10, para2=20, para3=30; //显示任务 $display(); //监视任务 $monitor(); //延迟模型 specify ... //describpin-to-pindelay endspecify ex: modulenand_or(Y,A,B,C); inputA,B,C; outputY; AND2#0.2(N,A,B); OR2#0.1(Y,C,N); specify (A*->Y)=0.2; (B*->Y)=0.3; (C*->Y)=0.1; endspecify endmodule //时间刻度 `timescale 单位时间/时间精确度 //文件 I/O 1.打开文件 integerfile_id; file_id=fopen("file_path/file_name"); 2.写入文件 //$fmonitor 只要有变化就一直记录 $fmonitor(file_id,"%format_char",parameter); egfmonitor(file_id,"%m:%tin1=%do1=%h",$time,in1,o1); //$fwrite 需要触发条件才记录 $fwrite(file_id,"%format_char",parameter); //$fdisplay 需要触发条件才记录 $fdisplay(file_id,"%format_char",parameter); $fstrobe(); 3.读取文件 integerfile_id; file_id=$fread("file_path/file_name","r"); 4.关闭文件 $fclose(fjile_id); 5.由文件设定存储器初值 $readmemh("file_name",memory_name");//初始化数据为十六进制 $readmemb("file_name",memory_name");//初始化数据为二进制 //仿真控制 $finish(parameter);//parameter=0,1,2 $stop(parameter); //读入 SDF 文件 $sdf_annotate("sdf_file_name",module_instance,"scale_factors"); //module_instance:sdf 文件所对应的 instance 名. //scale_factors:针对 timmingdelay 中的最小延时 min,典型延迟 typ,最大延时 max 调整延迟参 数 //generate 语句,在 Verilog-2001 中定义.用于表达重复性动作 //必须事先声明 genvar 类型变量作为 generate 循环的指标 eg: genvari; generatefor(i=0;i<4;i=i+1) begin assign=din=i%2; end endgenerate //资源共享 always@(AorBorCorD) sum=sel?(A+B) C+D); //上面例子使用两个加法器和一个 MUX,面积大 //下面例子使用一个加法器和两个 MUX,面积小 always@(AorBorCorD) begin tmp1=sel?A:C; tmp2=sel?B ; end always@(tmp1ortmp2) sum=tmp1+tmp2; ****************************************************************************** 模板： moduletestbench;//定义一个没有输入输出的 module reg??//将 DUT 的输入定义为 reg 类型 ?? wire??//将 DUT 的输出定义为 wire 类型 ?? //在这里例化 DUT initial begin ??//在这里添加激励(可以有多个这样的结构) end always??//通常在这里定义时钟信号 initial //在这里添加比较语句(可选) end initial //在这里添加输出语句(在屏幕上显示仿真结果) end endmodule 一下介绍一些书写 Testbench 的技巧： 1.如果激励中有一些重复的项目，可以考虑将这些语句编写成一个 task，这样会给书写和仿 真带来很大方便。例如，一个存储器的 testbench 的激励可以包含 write，read 等 task。 2.如果 DUT 中包含双向信号(inout)，在编写 testbench 时要注意。需要一个 reg 变量来表示 其 输入，还需要一个 wire 变量表示其输出。 3.如果 initial 块语句过于复杂，可以考虑将其分为互补相干的几个部分，用数个 initial 块来 描述。在仿真时，这些 initial 块会并发运行。这样方便阅读和修改。 4.每个 testbench 都最好包含$stop 语句，用以指明仿真何时结束。

本文介绍如何写testbench来仿真VHDL程序。 通常testbench完成如下的任务：1. 实例化需要测试的设计（DUT）；2. 通过对DUT模型加载测试向量来仿真设计；3. 将输出结果到终端或波形窗口中加以视觉检视；4. 另外，将实际结果和预期结果进行比较。 一、构建Testbench 本文用VHDL来写，由于testbench只用来进行仿真，它们没有那些适用于综合的RTL语言子集的语法约束限制，而是所有的行为结构都可以使用。所有testbench包含了以下的基本程序段：Entity and Architecture Declaration ;Signal Declaration ;Instantiation of Top-level Design ;Provide Stimulus. 在ISE工程中添加source：VHDL Test Bench到顶层文件，在source for 选项中选择Behavioral Simulation。你会发现Test Bench中有很多已经自动写好，可根据自己的设计需要改写程序。其中Entity是空的，由于是仿真，不必有管脚的输入输出，只要写好激励信号就可以了。 二、双击Simulate Behavioral Model进行Modelsim仿真 我们在modelsim仿真的过程中，如果想改写激励程序，点击environment back（图中向左的箭头），回到激励程序的编写环境。可以利用其提供的模板直接改写testbench，点source->show language template,需要将read only取消掉，否则无法改写。本人建议，在这个环境中可以看到模板，你可以根据需要将相应的语句拷到VHDL Testbench中去。 这里只是简单介绍如何用test bench来仿真VHDL程序，其中各种激励信号的编写、时序的安排要依靠设计的需要，这些只能靠平时不断的积累。 这里介绍的是从ISE中直接调用modelsim进行仿真，因此关于ISE和modelsim的关联也是大家经常遇到的问题。这个下次再总结。

1．激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。eg：inout [0:0] bi_dir_port;wire [0:0] bi_dir_port;reg [0:0] bi_dir_port_reg;reg bi_dir_port_oe;assign bi_dir_port=bi_dir_port_oe?bi_dir_port_reg:1"bz;用bi_dir_port_oe控制端口数据方向，并利用中间变量寄存器改变其值。等于两个模块之间用inout双向口互连。往端口写（就是往模块里面输入)方法2：使用force和release语句，这种方法不能准确反映双向端口的信号变化，但这种方法可以反映块内信号的变化。具体如示：module test();wire data_inout;reg data_reg;reg link;#xx; //延时force data_inout=1"bx; //强制作为输入端口...............#xx;release data_inout; //释放输入端口endmodule从文本文件中读取和写入向量1）读取文本文件：用 $readmemb系统任务从文本文件中读取二进制向量（可以包含输入激励和输出期望值）。$readmemh 用于读取十六进制文件。例如：reg [7:0] mem[1:256] // a 8-bit, 256-word 定义存储器meminitial $readmemh ( "mem.data", mem ) // 将.dat文件读入寄存器mem中initial $readmemh ( "mem.data", mem, 128, 1 ) // 参数为寄存器加载数据的地址始终2）输出文本文件：打开输出文件用?$fopen 例如：integer out_file; // out_file 是一个文件描述，需要定义为 integer类型out_file = $fopen ( " cpu.data " ); // cpu.data 是需要打开的文件，也就是最终的输出文本设计中的信号值可以通过$fmonitor, $fdisplay,2. Verilog和Ncverilog命令使用库文件或库目录ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v //一般编译文件在run.f中, 库文件在lib.v中,lib2目录中的.v文件系统自动搜索使用库文件或库目录,只编译需要的模块而不必全部编译3．Verilog Testbench信号记录的系统任务:1). SHM数据库可以记录在设计仿真过程中信号的变化. 它只在probes有效的时间内记录你set probe on的信号的变化.ex). $shm_open("waves.shm"); //打开波形数据库$shm_probe(top, "AS"); // set probe on "top",第二个参数: A -- signals of the specific scrope S -- Ports of the specified scope and below, excluding library cellsC -- Ports of the specified scope and below, including library cellsAS -- Signals of the specified scope and below, excluding library cellsAC -- Signals of the specified scope and below, including library cells还有一个 M ,表示当前scope的memories, 可以跟上面的结合使用, "AM" "AMS" "AMC"什么都不加表示当前scope的ports;$shm_close //关闭数据库2). VCD数据库也可以记录在设计仿真过程中信号的变化. 它只记录你选择的信号的变化.ex). $dumpfile("filename"); //打开数据库$dumpvars(1, top.u1); //scope = top.u1, depth = 1第一个参数表示深度, 为0时记录所有深度; 第二个参数表示scope,省略时表当前的scope.$dumpvars; //depth = all scope = all$dumpvars(0); //depth = all scope = current$dumpvars(1, top.u1); //depth = 1 scope = top.u1$dumpoff //暂停记录数据改变,信号变化不写入库文件中$dumpon //重新恢复记录3). Debussy fsdb数据库也可以记录信号的变化,它的优势是可以跟debussy结合,方便调试.如果要在ncverilog仿真时,记录信号, 首先要设置debussy:a. setenv LD_LIBRARY_PATH :$LD_LIBRARY_PATH(path for debpli.so file (/share/PLI/nc_xl//nc_loadpli1))b. while invoking ncverilog use the +ncloadpli1 option.ncverilog -f run.f +debug +ncloadpli1=debpli:deb_PLIPtrfsdb数据库文件的记录方法,是使用$fsdbDumpfile和$fsdbDumpvars系统函数,使用方法参见VCD注意: 在用ncverilog的时候,为了正确地记录波形,要使用参数: "+access+rw", 否则没有读写权限在记录信号或者波形时需要指出被记录信号的路径，如：tb.module.u1.clk.………………………………………………………………………………………………………关于信号记录的系统任务的说明：在testbench中使用信号记录的系统任务，就可以将自己需要的部分的结果以及波形文件记录下来（可采用sigalscan工具查看），适用于对较大的系统进行仿真，速度快，优于全局仿真。使用简单，在testbench中添加：initial begin$shm_open("waves.shm");$shm_probe("要记录信号的路径“，”AS“）；＃10000$shm_close; 即可。4. ncverilog编译的顺序: ncverilog file1 file2 ....有时候这些文件存在依存关系,如在file2中要用到在file1中定义的变量,这时候就要注意其编译的顺序是从后到前,就先编译file2然后才是file2.5. 信号的强制赋值force首先, force语句只能在过程语句中出现,即要在initial 或者 always 中间. 去除force 用 release 语句.initial begin force sig1 = 1"b1; ... ; release sig1; endforce可以对wire赋值,这时整个net都被赋值; 也可以对reg赋值.6．加载测试向量时，避免在时钟的上下沿变化为了模拟真实器件的行为，加载测试向量时，避免在时钟的上下沿变化，而是在时钟的上升沿延时一个时间单位后，加载的测试向量发生变化。如：assign #5 c=a^b……@(posedge clk) #(0.1*`cycle) A=1;******************************************************************************//testbench的波形输出module top;...initialbegin$dumpfile("./top.vcd"); //存储波形的文件名和路径,一般是.vcd格式.$dumpvars(1,top); //存储top这一层的所有信号数据$dumpvars(2,top.u1); //存储top.u1之下两层的所有数据信号(包含top.u1这一层)$dumpvars(3,top.u2); //存储top.u2之下三层的所有数据信号(包含top.u2这一层)$dumpvars(0,top.u3); //存储top.u3之下所有层的所有数据信号endendmodule//产生随机数,seed是种子$random(seed);ex: din <= $random(20);//仿真时间,为unsigned型的64位数据$timeex:...time condition_happen_time;...condition_happen_time = $time;...$monitor($time,"data utput = %d", dout);...//参数parameter para1 = 10,para2 = 20,para3 = 30;//显示任务$display();//监视任务$monitor();//延迟模型specify...//describ pin-to-pin delayendspecifyex:module nand_or(Y,A,B,C);input A,B,C;output Y;AND2 #0.2 (N,A,B);OR2 #0.1 (Y,C,N);specify(A*->Y) = 0.2;(B*->Y) = 0.3;(C*->Y) = 0.1;endspecifyendmodule//时间刻度`timescale 单位时间/时间精确度//文件I/O1.打开文件integer file_id;file_id = fopen("file_path/file_name");2.写入文件//$fmonitor只要有变化就一直记录$fmonitor(file_id, "%format_char", parameter);eg:$fmonitor(file_id, "%m: %t in1=%d o1=%h", $time, in1, o1);//$fwrite需要触发条件才记录$fwrite(file_id, "%format_char", parameter);//$fdisplay需要触发条件才记录$fdisplay(file_id, "%format_char", parameter);$fstrobe();3.读取文件integer file_id;file_id = $fread("file_path/file_name", "r");4.关闭文件$fclose(fjile_id);5.由文件设定存储器初值$readmemh("file_name", memory_name"); //初始化数据为十六进制$readmemb("file_name", memory_name"); //初始化数据为二进制//仿真控制$finish(parameter); //parameter = 0,1,2$stop(parameter);//读入SDF文件$sdf_annotate("sdf_file_name", module_instance, "scale_factors");//module_instance: sdf文件所对应的instance名.//scale_factors:针对timming delay中的最小延时min,典型延迟typ,最大延时max调整延迟参数//generate语句,在Verilog-2001中定义.用于表达重复性动作//必须事先声明genvar类型变量作为generate循环的指标eg:genvar i;generate for(i = 0; i < 4; i = i + 1)beginassign = din[i] = i % 2;endendgenerate//资源共享always @(A or B or C or D)sum = sel ? (A+B):(C+D);//上面例子使用两个加法器和一个MUX,面积大//下面例子使用一个加法器和两个MUX,面积小always @(A or B or C or D)begintmp1 = sel ? A:C;tmp2 = sel ? B:D;endalways @(tmp1 or tmp2)sum = tmp1 + tmp2;******************************************************************************模板：module testbench; //定义一个没有输入输出的modulereg …… //将DUT的输入定义为reg类型……wire…… //将DUT的输出定义为wire类型……//在这里例化DUTinitialbegin…… //在这里添加激励(可以有多个这样的结构)endalways…… //通常在这里定义时钟信号initial//在这里添加比较语句(可选)endinitial//在这里添加输出语句(在屏幕上显示仿真结果)endendmodule一下介绍一些书写Testbench的技巧：1.如果激励中有一些重复的项目，可以考虑将这些语句编写成一个task，这样会给书写和仿真带来很大方便。例如，一个存储器的testbench的激励可以包含write，read等task。2.如果DUT中包含双向信号(inout)，在编写testbench时要注意。需要一个reg变量来表示其输入，还需要一个wire变量表示其输出。3.如果initial块语句过于复杂，可以考虑将其分为互补相干的几个部分，用数个initial块来描述。在仿真时，这些initial块会并发运行。这样方便阅读和修改。4.每个testbench都最好包含$stop语句，用以指明仿真何时结束。最后提供一个简单的示例(转自Xilinx文档)：DUT：module shift_reg (clock, reset, load, sel, data, shiftreg);input clock;input reset;input load;input [1:0] sel;input [4:0] data;output [4:0] shiftreg;reg [4:0] shiftreg;always @ (posedge clock)beginif (reset)shiftreg = 0;else if (load)shiftreg = data;elsecase (sel)2"b00 : shiftreg = shiftreg;2"b01 : shiftreg = shiftreg << 1;2"b10 : shiftreg = shiftreg >> 1;default : shiftreg = shiftreg;endcaseendendmoduleTestbench：module testbench; // declare testbench namereg clock;reg load;reg reset; // declaration of signalswire [4:0] shiftreg;reg [4:0] data;reg [1:0] sel;// instantiation of the shift_reg design belowshift_reg dut(.clock (clock),.load (load),.reset (reset),.shiftreg (shiftreg),.data (data),.sel (sel));//this process block sets up the free running clockinitial beginclock = 0;forever #50 clock = ~clock;endinitial begin// this process block specifies the stimulus.reset = 1;data = 5"b00000;load = 0;sel = 2"b00;#200reset = 0;load = 1;#200data = 5"b00001;#100sel = 2"b01;load = 0;#200sel = 2"b10;#1000 $stop;endinitial begin// this process block pipes the ASCII results to the//terminal or text editor$timeformat(-9,1,"ns",12);$display(" Time Clk Rst Ld SftRg Data Sel");$monitor("%t %b %b %b %b %b %b", $realtime,clock, reset, load, shiftreg, data, sel);endendmodule

A bench is a bench, a table, something you put your DUT on and test it.A rig is a rig, a 3-dimensional structure optimized to mate with the DUT in some way, either mechanically or electrically.Test bench is in my vocabulary less device specific than a rig.You can"t test brakes on a bench, you need a rig for that, something to prevent the car from moving, something to drive the wheels and test the braking force.But you could test a power supply for your PC on a testbench, all you need is some voltmeters, some ammeters, some cables and crocodile clips. If you did it on everyday basis however, you"d build yourself a rig for that - with proper PC sockets and typical loads for all the voltages, so to make your job easier.

testbench是验证的平台，就是一口大锅，什么DUT啊，各种模型啊，各种东西都放进去。testcase是针对某个点而特意写的代码，专门用来测试这个点的

ModelSim，首先（open）打开需要仿真的模块 ,Source -> Show Language Templates,在显示的 Language Templates栏目中选择“Create Testbench”软件自动弹出的"Create Testbench Wizzard”窗口中，在"work"下选择待仿真模块，按照提示走完，即自动生成。扩展资料：主要特点RTL和门级优化，本地编译结构，快速编译和仿真，跨平台和跨版本仿真；单内核VHDL和Verilog混合仿真；源码模板及助理，项目管理；集成性能分析、波形比较、代码覆盖、数据流ChaseX、信号间谍、虚拟对象、内存窗口、内存窗口、源窗口显示信号值、信号状态断点等调试功能；C与Tcl／Tk接口，C调试；直接支持SystemC，与HDL任意混合；支持SystemVerilog设计功能；对系统级描述语言，SystemVerilog，SystemC，PSL的最全面的支持；ASIC关闭。行为、RTL和门级代码可以单独或同时使用。

rtl的话需要用可综合的语句来设计，testbench不需要可综合的语句。另外testbench为了能复用，所以里面有大量的测试向量范围定义从而可以动态的生成测试向量，而rtl里面全部的设计都是固定不可变化的。

不是的，testbench是在start中自动生成一个模板，但是仍需进行简单的进行一下操作 sys_clk = 0; forever #1 sys_clk = ~sys_clk; endinitial begin sys_n = 0; #10; //1000个时间单位后，开始仿真 sys_n = 1; #1000000; //仿真停止时间 $stop; 这是我自己编写的一段仿真程序，加载到initial和end之间就可以了希望可以帮到你

moduel display_report();//封装一些做测试时有用的报告显示//包括任务error，warning，fatal，terminate//显示warning报告，同时包含显示当前时间和警告内容（由用户输入）task warning; input [80*8:1] msg; begin $write("WARNING at %t: %s", $time, msg); endendtask//显示error报告，同时包含显示当前时间和错误内容（由用户输入）task error; input [80*8:1] msg; begin $write("-ERROR- at %t: %s", $time, msg); endendtask//显示fatal报告，同时包含显示当前时间和致命内容（由用户输入）task fatal; input [80*8:1] msg; begin $write("*FATAL* at %t: %s", $time, msg); terminate; endendtask//显示warning报告，同时包含显示当前时间和结束信息（该任务自动生成）task terminate; begin $write("Simulation completed "); $finish; endendtaskendmodule//使用上面封装好的taskmodule testcase();//包含已经编写好的display_report.v ，后面就可以调用其封装好的task了`include " display_report.v"……initial beginif (...) error("Unexpected response "); //调用error任务……terminate; //调用terminate任务end……endmodulemodule testcase;initialbeginif (...) syslog.error("Unexpected response");syslog.terminate;endendmodule

modulemul3_testbench;//定义一个没有输入输出端口的测试平台rega2,a1,a0,b2,b1,b0;//被测模块的input端口，改为对应的reg寄存器做输入信号wirep5,p4,p3,p2,p1,p0;//被测模块的output端口，改为对应的wire型initialbegin//初始化所有输入信号的寄存器值a2=0;a1=0;a0=0;b2=0;b1=0;b0=0;#50//一般延迟较长时间后，应该使复位信号不复位系统正常工作，但你没有复位信号end//初始化模块结束后一般时序电路仿真是产生时钟信号，//这是纯组合逻辑没有时钟信号就省略了//然后就可以根据你所需要验证的功能在此位置编写initial块或always块给reg型//的输入信号赋值的相关逻辑，观察wire型输入信号的值//---------------------------调用被测对象，格式如一般元件调用-------------------mul3DUT(.a2(a2),.a1(a2),.a0(a0),.b2(b2),.b1(b2),.b0(b0),.p5(p5),.p4(p4),.p3(p3),.p2(p2),.p1(p1),.p0(p0));endmodule//最后的提示，你的程序里定义了整数型变量，其实是不好的用法，甚至不能被正确综合，//可以用等值的reg型变量来替代，即使你定义成整数型，实际上也是被综合成reg型的，//另外，一般可综合代码中最好不要用for语句，个人认为你的代码会完全功能不正常的

不需要，modelsim中直接可以把这些中间变量显示在最后的波形图上

貌似是关于硬盘测试的，提示信息大意是：顶层分区不包含任何逻辑分区。

我遇到这个问题了，问题出在你你没有选择Tool name，里面是空的，是NONE，改为ModeSim或其他的，重新编译，就可以生成Testbeach

：删除initial块内部以下内容： #100; forever #50 clk=~clk; 在initial块外部（注意是外部，不是内部）添加以下内容： always #50 clk= ~clk; 另外，initial内部的“rst_n = 1;”也要改成以下形式： rst_n=1"b0; #3 rst_n=1"b1; 以便对电路进行复位。

产生时钟的方法有很多，以下是一个： 在testbench中编写一下测试脚本， initial begin clk=0； forever #10 clk=~clk； // 周期为20ns的时钟 end 可以利用此编写的时钟测试你所编写的verilog程序 希望能帮到你哦哦！！！！

`timescale 1ns/1nsmodule testbench ();reg clk;initialbegin clk = 0; repeat(1000) #500 clk = ~clk; repeat(2000) #250 clk = ~clk; $finish;endendmodule如果定义`timescale 10ns/10ns改为repeat(1000) #50 clk = ~clk;repeat(2000) #25 clk = ~clk;降低了仿真精度 可以提高仿真速度如果定义`timescale 100ns/100ns改为repeat(1000) #5 clk = ~clk;repeat(1000)begin #3 clk = ~clk; #2 clk = ~clk;end进一步降低了仿真精度同时提高仿真速度 但时钟占空比不再是1:1 对一般的rtl仿真也没有影响

仿真时间跑少了吧

我也遇到这个问题了，我想问下这个代码是正确的不啊？

你是用什么仿真工具？类似于modelsim等工具里面中间变量只要有wire或者reg型名称的，都可以直接看到仿真波形啊。例如：assign S = （a & b）| c;always @ (*) begin if (rst) Sreg = 1"b0; else Sreg = S; end其中S、Sreg等等都可以直接查看，但是想看(a & b)就必须把它赋值给一个定义的中间变量。希望能帮助到你！

测试就是往DUT接口上加激励，通过DUT的输出判断是否正确。对应到你的模块就是 input iclk_50; input [7:0] keyin;这两个input，时钟端口就给一个时钟keyin给独热码0000000,,0000001,0000010..1000000就可以了不知道你需不需要判断buzzout输出是否正确，需要的话还要更麻烦些

如果你是做综合的话，就用input,output引出来；如果你是做仿真，是可以直接调用，用实例名，一级一级连起来，就像文件夹的路径一样。如:u_top.u_sub_mod.sub_reg。但用这种方法要注意multi-dirver。

你买了个黑古隆冬的东西, 有几个引脚. 人家说那叫芯片, 是USB转UART芯片.你可以往FPGA/CPLD里写程序,让他跟那个转换芯片一样的逻辑去工作, 这里的程序就是你所谓的VHDL程序.可写好了, 谁知道是是正宗是水货还是山寨啊, 总得测试鉴定一下吧. 于是你又用C语言写了个上位机程序, 往USB发,用UART收, 调USB1.0/1.1/2.0, 调UART速率2400/9600/115200, 反正是双向通测了一遍. 恩, 没问题. 数据准确, 性能稳定, 那是什么山寨还是水货已经不重要了. 是你的VHDL写对了.但是, 如果你已经把VHDL都玩烂透了, c实在不熟也不想写那么复杂的c程序了. 那可不可以直接用VHDL写段简单的代码来测试你的转换程序呢? 答曰: 可以. 把你那个被测程序打包成模块, 让它被上刚写的那个测试程序虚拟调用, 给它发数据让它把收到的显示出来. That"s testbench.原来的VHDL因为是必须要写入FPGA所以他得是可综合, 有时序约束的. 而Testbech就是段用VHDL语言描述的信号发生器, 由计算机来编译实现即可, 不受FPGA硬件约束, 可以是不可综合的.

一样的，建模里可以写的。testbench里都可以写～

　　对于testbench而言，端口应当和被测试的module一一对应。端口分为input,output和inout类型产生激励信号的时候，input对应的端口应当申明为reg, output对应的端口申明为wire，inout端口比较特殊；　　一般用initial块给信号赋初值，initial块执行一次，always或者forever表示由事件激发反复执行。　　.一般在testbench的开头定义时间单位和仿真 精度，比如`timescale 1ns/1ps，前面一个是代表时间单位，后面一个代表仿真时间精度。　　对于一个设计而言，时间刻度应该统一，如果设计文件和testbench里面的时间刻度不一致，仿真 器默认以testbench为准。一个较好的办法是写一个global.v文件，然后用include的办法，可以防止这个问题。

quartus13.0中自带的波形仿真和用modelsim仿真区别为：实现不同、创建测试平台不同、编译仿真速度不同。一、实现不同1、quartus13.0中自带的波形仿真：quartus13.0中自带的波形仿真可以直接实现波形仿真。2、modelsim仿真：modelsim仿真只能通过建立.vwf波形文件的形式完成仿真。二、创建测试平台不同1、quartus13.0中自带的波形仿真：quartus13.0中自带的波形仿真可以自动地从QuartusII仿真器波形文件中创建完整的HDL测试平台。2、modelsim仿真：modelsim仿真不可以自动对波形文件中创建完整的HDL测试平台。三、编译仿真速度不同1、quartus13.0中自带的波形仿真：quartus13.0中自带的波形仿真的编译仿真速度非常慢。2、modelsim仿真：modelsim仿真采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快。testbench是一种验证的平台。任何设计都是会有输入输出的。但是在软环境中没有激励输入，也不会对设计的输出正确性进行评估。此时便有一种，模拟实际环境的输入激励和输出校验的一种“虚拟平台”的产生。在testbench这个平台上可以对设计从软件层面上进行分析和校验。

1、打开quartus ii，Tools菜单下Options项，General中EDA Tool Options，指定Modelsim的路径，比如C:altera11.0modelsim_aewin32aloem，或者C:alteraModelsimse10.0bwin642、设计好quartus下的工程后，Processing菜单栏下Start项右侧展开选择“Start TestBench Templates Writer”，就会创建一个testbench的模版。在此基础上修改你所需要的testbench3、testbench设计完后，Assignments菜单下Setting项，左侧栏中找到EDA Tool Settings下的Simulation，在右侧Simulation的设置框中，选择Tool name，到“More EDA Netlist Writer Settings”中，选择“Compile test bench，点击右侧的“Test Benches”，”New“，把testbench文件的module名填入top level项（11.0下；9.0下三项都要补齐，第三项是例化名）。在下面的“Test bench files”中指定你的testbench，模板文件默认是在simulation--modelsim中，后缀是.vt，“Add”进来，一路OK。4、仿真时，“Tools”菜单下“Run EDA Simulation Tool”右侧展开，第一个为功能仿真，第二个为时序仿真。

如何编写testbench的总结1．激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。eg：inout [0:0] bi_dir_port;wire [0:0] bi_dir_port;reg [0:0] bi_dir_port_reg;reg bi_dir_port_oe;assign bi_dir_port=bi_dir_port_oe?bi_dir_port_reg:1"bz;用bi_dir_port_oe控制端口数据方向，并利用中间变量寄存器改变其值。等于两个模块之间用inout双向口互连。往端口写（就是往模块里面输入)方法2：使用force和release语句，这种方法不能准确反映双向端口的信号变化，但这种方法可以反映块内信号的变化。具体如示：module test();wire data_inout;reg data_reg;reg link;#xx; //延时force data_inout=1"bx; //强制作为输入端口

如何编写testbench的总结？1．激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。eg：inout [0:0] bi_dir_port;wire [0:0] bi_dir_port;reg [0:0] bi_dir_port_reg;reg bi_dir_port_oe;assign bi_dir_port=bi_dir_port_oe?bi_dir_port_reg:1"bz;用bi_dir_port_oe控制端口数据方向，并利用中间变量寄存器改变其值。等于两个模块之间用inout双向口互连。往端口写（就是往模块里面输入)方法2：使用force和release语句，这种方法不能准确反映双向端口的信号变化，但这种方法可以反映块内信号的变化。具体如示：module test();wire data_inout;reg data_reg;reg link;#xx; //延时force data_inout=1"bx; //强制作为输入端口...............#xx;release data_inout; //释放输入端口endmodule从文本文件中读取和写入向量1）读取文本文件：用 $readmemb系统任务从文本文件中读取二进制向量（可以包含输入激励和输出期望值）。$readmemh 用于读取十六进制文件。例如：reg [7:0] mem[1:256] // a 8-bit, 256-word 定义存储器meminitial $readmemh ( "mem.data", mem ) // 将.dat文件读入寄存器mem中initial $readmemh ( "mem.data", mem, 128, 1 ) // 参数为寄存器加载数据的地址始终2）输出文本文件：打开输出文件用?$fopen 例如：integer out_file; // out_file 是一个文件描述，需要定义为 integer类型out_file = $fopen ( " cpu.data " ); // cpu.data 是需要打开的文件，也就是最终的输出文本设计中的信号值可以通过$fmonitor, $fdisplay,2. Verilog和Ncverilog命令使用库文件或库目录ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v //一般编译文件在run.f中, 库文件在lib.v中,lib2目录中的.v文件系统自动搜索使用库文件或库目录,只编译需要的模块而不必全部编译3．Verilog Testbench信号记录的系统任务:1). SHM数据库可以记录在设计仿真过程中信号的变化. 它只在probes有效的时间内记录你set probe on的信号的变化.ex). $shm_open("waves.shm"); //打开波形数据库$shm_probe(top, "AS"); // set probe on "top",第二个参数: A -- signals of the specific scrope S -- Ports of the specified scope and below, excluding library cellsC -- Ports of the specified scope and below, including library cellsAS -- Signals of the specified scope and below, excluding library cellsAC -- Signals of the specified scope and below, including library cells还有一个 M ,表示当前scope的memories, 可以跟上面的结合使用, "AM" "AMS" "AMC"什么都不加表示当前scope的ports;$shm_close //关闭数据库2). VCD数据库也可以记录在设计仿真过程中信号的变化. 它只记录你选择的信号的变化.ex). $dumpfile("filename"); //打开数据库$dumpvars(1, top.u1); //scope = top.u1, depth = 1第一个参数表示深度, 为0时记录所有深度; 第二个参数表示scope,省略时表当前的scope.$dumpvars; //depth = all scope = all$dumpvars(0); //depth = all scope = current$dumpvars(1, top.u1); //depth = 1 scope = top.u1$dumpoff //暂停记录数据改变,信号变化不写入库文件中$dumpon //重新恢复记录3). Debussy fsdb数据库也可以记录信号的变化,它的优势是可以跟debussy结合,方便调试.如果要在ncverilog仿真时,记录信号, 首先要设置debussy:a. setenv LD_LIBRARY_PATH :$LD_LIBRARY_PATH(path for debpli.so file (/share/PLI/nc_xl//nc_loadpli1))b. while invoking ncverilog use the +ncloadpli1 option.ncverilog -f run.f +debug +ncloadpli1=debpli:deb_PLIPtrfsdb数据库文件的记录方法,是使用$fsdbDumpfile和$fsdbDumpvars系统函数,使用方法参见VCD注意: 在用ncverilog的时候,为了正确地记录波形,要使用参数: "+access+rw", 否则没有读写权限在记录信号或者波形时需要指出被记录信号的路径，如：tb.module.u1.clk.………………………………………………………………………………………………………关于信号记录的系统任务的说明：在testbench中使用信号记录的系统任务，就可以将自己需要的部分的结果以及波形文件记录下来（可采用sigalscan工具查看），适用于对较大的系统进行仿真，速度快，优于全局仿真。使用简单，在testbench中添加：initial begin$shm_open("waves.shm");$shm_probe("要记录信号的路径“，”AS“）；＃10000$shm_close; 即可。4. ncverilog编译的顺序: ncverilog file1 file2 ....有时候这些文件存在依存关系,如在file2中要用到在file1中定义的变量,这时候就要注意其编译的顺序是从后到前,就先编译file2然后才是file2.5. 信号的强制赋值force首先, force语句只能在过程语句中出现,即要在initial 或者 always 中间. 去除force 用 release 语句.initial begin force sig1 = 1"b1; ... ; release sig1; endforce可以对wire赋值,这时整个net都被赋值; 也可以对reg赋值.6．加载测试向量时，避免在时钟的上下沿变化为了模拟真实器件的行为，加载测试向量时，避免在时钟的上下沿变化，而是在时钟的上升沿延时一个时间单位后，加载的测试向量发生变化。如：assign #5 c=a^b……@(posedge clk) #(0.1*`cycle) A=1;******************************************************************************//testbench的波形输出module top;...initialbegin$dumpfile("./top.vcd"); //存储波形的文件名和路径,一般是.vcd格式.$dumpvars(1,top); //存储top这一层的所有信号数据$dumpvars(2,top.u1); //存储top.u1之下两层的所有数据信号(包含top.u1这一层)$dumpvars(3,top.u2); //存储top.u2之下三层的所有数据信号(包含top.u2这一层)$dumpvars(0,top.u3); //存储top.u3之下所有层的所有数据信号endendmodule//产生随机数,seed是种子$random(seed);ex: din <= $random(20);//仿真时间,为unsigned型的64位数据$timeex:...time condition_happen_time;...condition_happen_time = $time;...$monitor($time,"data utput = %d", dout);...//参数parameter para1 = 10,para2 = 20,para3 = 30;//显示任务$display();//监视任务$monitor();//延迟模型specify...//describ pin-to-pin delayendspecifyex:module nand_or(Y,A,B,C);input A,B,C;output Y;AND2 #0.2 (N,A,B);OR2 #0.1 (Y,C,N);specify(A*->Y) = 0.2;(B*->Y) = 0.3;(C*->Y) = 0.1;endspecifyendmodule//时间刻度`timescale 单位时间/时间精确度//文件I/O1.打开文件integer file_id;file_id = fopen("file_path/file_name");2.写入文件//$fmonitor只要有变化就一直记录$fmonitor(file_id, "%format_char", parameter);eg:$fmonitor(file_id, "%m: %t in1=%d o1=%h", $time, in1, o1);//$fwrite需要触发条件才记录$fwrite(file_id, "%format_char", parameter);//$fdisplay需要触发条件才记录$fdisplay(file_id, "%format_char", parameter);$fstrobe();3.读取文件integer file_id;file_id = $fread("file_path/file_name", "r");4.关闭文件$fclose(fjile_id);5.由文件设定存储器初值$readmemh("file_name", memory_name"); //初始化数据为十六进制$readmemb("file_name", memory_name"); //初始化数据为二进制//仿真控制$finish(parameter); //parameter = 0,1,2$stop(parameter);//读入SDF文件$sdf_annotate("sdf_file_name", module_instance, "scale_factors");//module_instance: sdf文件所对应的instance名.//scale_factors:针对timming delay中的最小延时min,典型延迟typ,最大延时max调整延迟参数//generate语句,在Verilog-2001中定义.用于表达重复性动作//必须事先声明genvar类型变量作为generate循环的指标eg:genvar i;generate for(i = 0; i < 4; i = i + 1)beginassign = din[i] = i % 2;endendgenerate//资源共享always @(A or B or C or D)sum = sel ? (A+B):(C+D);//上面例子使用两个加法器和一个MUX,面积大//下面例子使用一个加法器和两个MUX,面积小always @(A or B or C or D)begintmp1 = sel ? A:C;tmp2 = sel ? B:D;endalways @(tmp1 or tmp2)sum = tmp1 + tmp2;******************************************************************************模板：module testbench; //定义一个没有输入输出的modulereg …… //将DUT的输入定义为reg类型……wire…… //将DUT的输出定义为wire类型……//在这里例化DUTinitialbegin…… //在这里添加激励(可以有多个这样的结构)endalways…… //通常在这里定义时钟信号initial//在这里添加比较语句(可选)endinitial//在这里添加输出语句(在屏幕上显示仿真结果)endendmodule一下介绍一些书写Testbench的技巧：1.如果激励中有一些重复的项目，可以考虑将这些语句编写成一个task，这样会给书写和仿真带来很大方便。例如，一个存储器的testbench的激励可以包含write，read等task。2.如果DUT中包含双向信号(inout)，在编写testbench时要注意。需要一个reg变量来表示其输入，还需要一个wire变量表示其输出。3.如果initial块语句过于复杂，可以考虑将其分为互补相干的几个部分，用数个initial块来描述。在仿真时，这些initial块会并发运行。这样方便阅读和修改。4.每个testbench都最好包含$stop语句，用以指明仿真何时结束。最后提供一个简单的示例(转自Xilinx文档)：DUT：module shift_reg (clock, reset, load, sel, data, shiftreg);input clock;input reset;input load;input [1:0] sel;input [4:0] data;output [4:0] shiftreg;reg [4:0] shiftreg;always @ (posedge clock)beginif (reset)shiftreg = 0;else if (load)shiftreg = data;elsecase (sel)2"b00 : shiftreg = shiftreg;2"b01 : shiftreg = shiftreg << 1;2"b10 : shiftreg = shiftreg >> 1;default : shiftreg = shiftreg;endcaseendendmoduleTestbench：module testbench; // declare testbench namereg clock;reg load;reg reset; // declaration of signalswire [4:0] shiftreg;reg [4:0] data;reg [1:0] sel;// instantiation of the shift_reg design belowshift_reg dut(.clock (clock),.load (load),.reset (reset),.shiftreg (shiftreg),.data (data),.sel (sel));//this process block sets up the free running clockinitial beginclock = 0;forever #50 clock = ~clock;endinitial begin// this process block specifies the stimulus.reset = 1;data = 5"b00000;load = 0;sel = 2"b00;#200reset = 0;load = 1;#200data = 5"b00001;#100sel = 2"b01;load = 0;#200sel = 2"b10;#1000 $stop;endinitial begin// this process block pipes the ASCII results to the//terminal or text editor$timeformat(-9,1,"ns",12);$display(" Time Clk Rst Ld SftRg Data Sel");$monitor("%t %b %b %b %b %b %b", $realtime,clock, reset, load, shiftreg, data, sel);endendmodule

你好，我写了一个例子你看看好了。module tb();reg [2:0] inputD;wire reset; wire clk;wire [7:0] result; initial begin clk =0; clk = #5 ~clk; endinitial begin reset =0; #20; reset =1; end always @(posedge clk) if reset ==1 begin inputD =3"b000; end else inputD = inputD +1;decode_38 decode_38 (.code(inputD), .result(result));endmodule

$finish 是仿真结束后退出仿真（彻底的退出），这个是给那些需要license的公司用的，完成一个仿真，要马上退出，把lincense给其他人用，要不你占着不用，很浪费钱滴。（license是需要钱来买的，根据使用的时间来收费） 你把finish改成stop就行了

“dds dds1(.EN(EN),.RST(RST),.CLK(CLK),DOUT(DOUT));”改为dds dds1(.EN(EN),.RST(RST),.CLK(CLK),.DOUT(DOUT));你要是再看不出来有什么区别，那就是自己太粗心了哦!

testbench是一个测试平台,你需要把你原文件的端口在testbench中进行映射,然后给输入信号赋值

不明白您的意思。

reset是低电平复位，testbench中应该是先reset<=0;然后再reset<=1;clk<=0;最好跟always #50 clk<=~clk;写在一起always begin clk= 1"b0; #50 Clk = ~Clk; #50;end

你现在的代码，计数的是ena信号高电平的次数

`timescale 1ns/1psmodule alu_tb(); wire [7:0]alu_out; wire zero; reg [7:0]data,accum; reg [2:0]opcode; reg alu_ena,clk; reg rst_n; parameter HLT=3"b000, SKZ=3"b001, ADD=3"b010, ANDD=3"b011, XORR=3"b100, LDA=3"b101, STO=3"b110, JMP=3"b111; initial begin clk = 0; rst_n = 0; # 100 rst_n = 1; end always # 10 clk = ~clk; alu dut( .alu_out(alu_out), .zero(zero), .data(data), .accum(accum), .alu_ena(alu_ena), .opcode(opcode), .clk(clk) ); always @ ( posedge clk or negedge rst_n ) begin if ( ~rst_n ) begin data <= 0; accum <= 0; opcode <= 0; alu_ena <= 0; end else begin data <= data + 1; case ( data ) 10:begin//改你想要的data值，10代表实际输入的是11 alu_ena <= 1; accum <= 0;//改你想要的ACCUM值 opcode <= HLT;//改你想要的操作码 end 11:begin alu_ena <= 1; accum <= 0; opcode <= SKZ; end 12:begin alu_ena <= 1; accum <= 0; opcode <= ADD; end 13:begin alu_ena <= 1; accum <= 0; opcode <= ANDD; end 14:begin alu_ena <= 1; accum <= 0; opcode <= XORR; end 15:begin alu_ena <= 1; accum <= 0; opcode <= LDA; end 16:begin alu_ena <= 1; accum <= 0; opcode <= STO; end 17:begin alu_ena <= 1; accum <= 0; opcode <= JMP; end default:begin alu_ena <= 0; accum <= 0; opcode <= 0; end endcase end endendmodule

clk的初始值是1还是0，你没有定义，所以波形图里没有clk

testbench 和写源代码一样，用于仿真

在检查一遍吧，或许是出了什么问题

CNT计数器怎么能为1呢？？？仔细检查一下代码

Verilog和VHDL是一种基于实际电路进行设计的硬件描述语言，所以在设计时，要更多的基于实际电路去考虑延时的添加。在实际电路中，延时分为：惯性延时和传输延时。1.1惯性延时：通常发生在信号通过逻辑门时发生。如图1所示，输入Wirein有两个高电平脉冲，第一个宽度为 3ns，第二个宽度为9ns。当第一个高电平脉冲到达与非门时，因为与非门的延迟是5ns大于第一个脉冲信号宽度3ns，输出还来不及建立低电平，脉冲信号就已经过去了，导致在输出信号Wireout上没有输出。当第二个脉冲信号到达与非门时，因其脉冲宽度大于与非门延迟宽度，所以输出信号Wireout有输出并整体延迟5ns。这种延时就被成为惯性延时，如果输入变化过快，则不会体现在输出上。1.2传输延时：传输延迟一般为输入信号变化到对应输出信号变化经过的时间，不会对输入信号进行滤除处理，所以传输延迟是一种绝对延迟，这种延迟类似于物理传输线的延迟，在仿真中用于模拟连线延迟。如下图所示，输入一般不会被滤除。

这个到底可以不可以呢

提两个建议，第一个是谨慎使用阻塞赋值，你可以使用非阻塞赋值，一样可以查看到一个变量随着另一个变量的变化，只不过延后了一个CLK周期而已；第二个是触发条件是clk上升沿和RST下降沿，仿真时不要把时序写的那么紧，完全可以让rst保持低电平的时间长一些，作为程序复位的仿真时序图会方便看一些；具体的LZ慢慢调试，可以把你的程序和testbench同时做简化，另外查看下仿真工具的message里有没有警告和错误

你的FIFO代码没问题就一样了一般存储数据用个RAMFIFO 一般用来缓存数据或隔离时钟域

在工程管理区点击鼠标右键，弹出菜单选择New Source，弹出界面；

在一个模块中引用另一个模块，对其端口进行相关连接，叫做模块例化。模块例化建立了描述的层次。信号端口可以通过位置或名称关联，端口连接也必须遵循一些规则。命名端口连接这种方法将需要例化的模块端口与外部信号按照其名字进行连接，端口顺序随意，可以与引用module的声明端口顺序不一致，只要保证端口名字与外部信号匹配即可。下面是例化一次1bit全加器的例子：实例full_adder1u_adder0(.Ai(a[0]),.Bi(b[0]),.Ci(c==1"b1?1"b0:1"b1),.So(so_bit0),.Co(co_temp[0]));如果某些输出端口并不需要在外部连接，例化时可以悬空不连接，甚至删除。一般来说，input端口在例化时不能删除，否则编译报错，output端口在例化时可以删除。例如：实例//output端口Co悬空full_adder1u_adder0(.Ai(a[0]),.Bi(b[0]),.Ci(c==1"b1?1"b0:1"b1),.So(so_bit0),.Co());//output端口Co删除full_adder1u_adder0(.Ai(a[0]),.Bi(b[0]),.Ci(c==1"b1?1"b0:1"b1),.So(so_bit0));顺序端口连接这种方法将需要例化的模块端口按照模块声明时端口的顺序与外部信号进行匹配连接，位置要严格保持一致。例如例化一次1bit全加器的代码可以改为：full_adder1u_adder1(a[1],b[1],co_temp[0],so_bit1,co_temp[1]);虽然代码从书写上可能会占用相对较少的空间，但代码可读性降低，也不易于调试。有时候在大型的设计中可能会有很多个端口，端口信号的顺序时不时的可能也会有所改动，此时再利用顺序端口连接进行模块例化，显然是不方便的。所以平时，建议采用命名端口方式对模块进行例化。端口连接规则输入端口模块例化时，从模块外部来讲，input端口可以连接wire或reg型变量。这与模块声明是不同的，从模块内部来讲，input端口必须是wire型变量。输出端口模块例化时，从模块外部来讲，output端口必须连接wire型变量。这与模块声明是不同的，从模块内部来讲，output端口可以是wire或reg型变量。输入输出端口模块例化时，从模块外部来讲，inout端口必须连接wire型变量。这与模块声明是相同的。悬空端口模块例化时，如果某些信号不需要与外部信号进行连接交互，我们可以将其悬空，即端口例化处保留空白即可，上述例子中有提及。output端口正常悬空时，我们甚至可以在例化时将其删除。input端口正常悬空时，悬空信号的逻辑功能表现为高阻状态（逻辑值为z）。但是，例化时一般不能将悬空的input端口删除，否则编译会报错，例如：实例//下述代码编译会报Warningfull_adder4u_adder4(.a(a),.b(b),.c(),.so(so),.co(co));实例//如果模块full_adder4有input端口c，则下述代码编译是会报Errorfull_adder4u_adder4(.a(a),.b(b),.so(so),.co(co));一般来说，建议input端口不要做悬空处理，无其他外部连接时赋值其常量，例如：实例full_adder4u_adder4(.a(a),.b(b),.c(1"b0),.so(so),.co(co));位宽匹配当例化端口与连续信号位宽不匹配时，端口会通过无符号数的右对齐或截断方式进行匹配。假如在模块full_adder4中，端口a和端口b的位宽都为4bit，则下面代码的例化结果会导致：u_adder4.a={2"bzz,a[1:0]},u_adder4.b=b[3:0]。实例full_adder4u_adder4(.a(a[1:0]),//inputa[3:0].b(b[5:0]),//inputb[3:0].c(1"b0),.so(so),.co(co));端口连续信号类型连接端口的信号类型可以是，1）标识符，2）位选择，3）部分选择，4）上述类型的合并，5）用于输入端口的表达式。当然，信号名字可以与端口名字一样，但他们的意义是不一样的，分别代表的是2个模块内的信号。用generate进行模块例化当例化多个相同的模块时，一个一个的手动例化会比较繁琐。用generate语句进行多个模块的重复例化，可大大简化程序的编写过程。重复例化4个1bit全加器组成一个4bit全加器的代码如下：实例modulefull_adder4(input[3:0]a,//adder1input[3:0]b,//adder2inputc,//inputcarrybitoutput[3:0]so,//addingresultoutputco//outputcarrybit);wire[3:0]co_temp;//第一个例化模块一般格式有所差异，需要单独例化full_adder1u_adder0(.Ai(a[0]),.Bi(b[0]),.Ci(c==1"b1?1"b1:1"b0),.So(so[0]),.Co(co_temp[0]));genvari;generatefor(i=1;i<=3;i=i+1)begin:adder_genfull_adder1u_adder(.Ai(a[i]),.Bi(b[i]),.Ci(co_temp[i-1]),//上一个全加器的溢位是下一个的进位.So(so[i]),.Co(co_temp[i]));endendgenerateassignco=co_temp[3];endmoduletestbench如下：实例`timescale1ns/1nsmoduletest;reg[3:0]a;reg[3:0]b;//regc;wire[3:0]so;wireco;//简单驱动initialbegina=4"d5;b=4"d2;#10;a=4"d10;b=4"d8;endfull_adder4u_adder4(.a(a),.b(b),.c(1"b0),//端口可以连接常量.so(so),.co(co));initialbeginforeverbegin#100;if($time>=1000)$finish;endendendmodule//test仿真结果如下，可知4bit全加器工作正常：层次访问每一个例化模块的名字，每个模块的信号变量等，都使用一个特定的标识符进行定义。在整个层次设计中，每个标识符都具有唯一的位置与名字。Verilog中，通过使用一连串的.符号对各个模块的标识符进行层次分隔连接，就可以在任何地方通过指定完整的层次名对整个设计中的标识符进行访问。层次访问多见于仿真中。例如，有以下层次设计，则叶单元、子模块和顶层模块间的信号就可以相互访问。实例//u_n1模块中访问u_n3模块信号:a=top.u_m2.u_n3.c;//u_n1模块中访问top模块信号if(top.p=="b0)a=1"b1;//top模块中访问u_n4模块信号assignp=top.u_m2.u_n4.d;前面章节的仿真中，或多或少的也进行过相关的层次访问。例如《过程连续赋值》一节中，在顶层仿真激励test模块中使用了如下语句：wait(test.u_counter.cnt_temp==4"d4);

$readmemb可以直接读取二进制文件