ufeff电灯开关 延时开关工作原理

维持阻塞d触发器是一种时序逻辑电路，它可以确保在特定条件下，一个信号不能通过。当条件不满足时，信号可以通过。典型的，这种触发器由一个D门和一个触发器组成。D门的输入端接受输入信号，输出端提供控制信号。当输入信号为高电平，并且触发器的输入端是高电平时，输出端为高电平。当输入信号为低电平时，输出端为低电平。这种电路被称为维持阻塞d触发器，因为它保持阻塞输入信号，直到触发器的输入端是高电平。

D触发器是一种数字电路元件，它有一个数据输入端（D）、时钟输入端（CLK）和一个输出端（Q）。当时钟信号 CLK 上升沿到来时，D 触发器会将 D 端的输入值存储到内部的锁存器中，并在 Q 端输出。可以利用 D 触发器设计计数器，实现特定次数的计数功能。一个四位十六进制计数器由四个 D 触发器组成。每个触发器的输出都连接到下一个触发器的时钟输入端，这样就形成了一个串联的触发器网络。根据时钟信号 CLK 的不同边沿触发，可以实现计数器的不同计数模式，例如正向计数、倒计数、随机计数等多种模式。在正向十六进制计数模式下，当 CLK 信号的下降沿到来时，第一个触发器的 D 输入端接入低电平，从而产生“0000”输出。当 CLK 信号的下降沿再次到来时，第一个触发器的锁存器将“0000”存储下来，同时其输出为高电平，会将次高位的锁存器的 D 输入端也置为高电平。依此类推，每当 CLK 下降沿到来时，触发器之间的信号传递会从低位到高位，逐步产生输出结果“0001”、“0010”、“0011”……直到“1110”和“1111”的输出。当 “1111” 输出时，可以通过逻辑电路将 Q 输出反馈回 D 输入端，实现计数器的自动清零，达到循环计数的效果。基于以上原理，可以采用多种方式实现十六进制计数器的设计。

d触发器二分频电路原理D触发器二分频电路使用了一种叫做触发器的元器件来将一个输入信号的频率翻倍。这种电路通常由两个部分组成：一个触发器元器件和一些支持电路。触发器会在接收到一个输入信号后产生一个与原始信号正好相反的输出信号，这样就能产生一个频率为原来信号频率的两倍的信号。

D触发器能实现2分频，也是有要求的，必须把D端，和它自己的输出/Q连接起来，这时，Q端才能对CP脉冲实现2分频。通过时序图，即可得到这个结果。

说明D触发器与JK触发器组成的T触发器有何区别1、D触发器多数是上升沿触发而JK触发器是下降沿触发的二者在连接成T触发器时仅是触发方式不同而已。2、JK触发器有很强的通用性，而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。D触发器触发方式有电平触发和边沿触发两种，前者在CP(时钟脉冲)=1时即可触发，后者多在CP的前沿（正跳变0→1）触发。3、JK触发器具有很强的通用性，能灵活地转换其它类型的触发器。JK触发器可以形成D触发器和t触发器。D触发器有两种触发方式：电平触发和边缘触发。前者可以在CP（时钟脉冲）等于1时触发，后者主要在CP的前面触发（正跳0→1）。4、逻辑功能上的区别：JK触发器出现有时钟脉冲作用时，当J和k同时为0时，状态保持不变；当J为0而K为1时，次态为0态；当J为1而K为0时，次态为1态；当J=1K=1时次态与现态相反。5、相同是它们中间都有“触发器”。不同的是一个是JK，一个是D，一个是T。6、JK触发器是将J、K端都接1，实现反相。D触发器是直接将~Q端接到本触发器的D端，直接实现反相。原理相同，接法不同。d触发器是上升沿还是下降沿另外，Jk触发器也并非均是下降沿有效的，D触发器也不是均在上升沿有效的，不存在这样一个对应关系，至于是下降沿有效还是上降沿有效，与触发器内部的结构有关。触发方式一般由原触发器的触发方式决定。JK触发器（如74LS107）是下降沿触发的，通用型D触发器芯片（74LS74）就是上升沿触发的。叫做下降沿触发。当信号有上升沿时的开关动作，当电位由低变高而触发输出变化的为上升沿触发。也就是当测到的信号电位是从低到高也就是上升时就触发，叫做上升沿触发。简单说，上升沿D触发器就是集成边沿D触发器。上升沿有效指，当CP脉冲信号从0变为1时，触发器才会发生锁存，锁存当前输入的信号D值并瞬间输出Q；下降沿即指CP从1变为0时，触发器发生锁存并输出Q值。在边沿触发器中什么是上升沿下降沿?上升沿触发是当信号有上升沿时的开关动作，当电位由低变高而触发输出变化的就叫上升沿触发。也就是当测到的信号电位是从低到高也就是上升时就触发，叫做上升沿触发。边沿触发器的触发方式是不受限制的，主要有上升和下沉两种，所以边沿触发器的触发方式是可以上升沿触发也可下降沿触发。边沿触发器，指的是接收时钟脉冲CP的某一约定跳变(正跳变或负跳变)来到时的输入数据。简单说，上升沿D触发器就是集成边沿D触发器。上升沿有效指，当CP脉冲信号从0变为1时，触发器才会发生锁存，锁存当前输入的信号D值并瞬间输出Q；下降沿即指CP从1变为0时，触发器发生锁存并输出Q值。数字电路中，数字电平从低电平（数字“0”）变为高电平（数字“1”）的那一瞬间（时刻）叫作上升沿。数字电平从高电平（数字“1”）变为低电平（数字“0”）的那一瞬间叫作下降沿。分析如下：上升沿等于是接通的瞬间给个瞬发信号，相当与通电信号。下降沿等于是断开的瞬间给个瞬发信号，相当与断电信号。都不可能突变，而是有一个时间过程，电工学上称为“过渡过程”。脉冲的上升沿，就是矩形脉冲在脉冲到来时，幅度由0.1Vm上升到0.9Vm所用的时间tr；下降沿，就是脉冲结束时，幅度由0.9Vm下降到0.1Vm所用的时间tf。D触发器的工作原理及状态表SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当sd=1和rd=0时（sd的non为0，rd的non为1，即分别在两个控制端口从外部输入的电平值，因为低电平有效），无论输入d的状态如何，q=0，qnon=1，即触发器设置为0。D触发器反映的是上升沿的状态还是下降沿的状态触发方式一般由原触发器的触发方式决定。JK触发器（如74LS107）是下降沿触发的，通用型D触发器芯片（74LS74）就是上升沿触发的。也就是当测到的信号电位是从高到低也就是下降时就触发，叫做下降沿触发。当信号有上升沿时的开关动作，当电位由低变高而触发输出变化的为上升沿触发。上升沿有效指的是时钟信号在由低电平向高电平跃变的时刻触发器的状态才有可能发生变化，同理，下升沿有效指的是时钟信号在由高电平向低电平跃变的时刻触发器的状态才有可能发生变化。如何判断触发器是上升沿触发还是下降沿触发1、一般，用这样小三角表示的是边沿触发，是沿上升沿触发。如果小三角前面有小圈，就是下降沿触发。2、上升沿触发是当信号有上升沿时的开关动作，当电位由低变高而触发输出变化的就叫上升沿触发。也就是当测到的信号电位是从低到高也就是上升时就触发，叫做上升沿触发。3、jk触发器上升沿触发和下降沿触发的图片的区别？答案如下：区别是主从JK触发器彻底解决了RS触发器的约束问题，二者之间的不同之处在于：把S改为J，R改为K，同时又把Q引回到H门的输入端，把引回到G门的输入端。4、记得以前学触发器时，书上说过JK是上升沿触发，我还分析过JK的状态的。希望我的回答能帮助到你。5、主从jk触发器比较有效。下降沿触发的，你查逻辑符号图，CP控制信号那里有个小圆圈表示下降沿有效。

触发器按逻辑功能分有以下四种：1.RS触发器。在时钟脉冲操作下，根据输入信号R，S取值不同，凡是具有置0，置1和保持功能的电路，都叫做RS型时钟触发器，简称为RS型触发器或RS触妇器。2.JK触发器。在时钟脉冲操作下，根据输入信号J，K取值的不同，凡是具有保持，置0，置1，翻转功能的电路，都称为JK型时钟触发器，简称为JK型触发器或JK触发器。3.D触发器。在时钟脉冲操作下，凡是具有置0，置1功能的电路，都叫做D型时钟触发器，简称为D型触发器或D触发器。4.T触发器。在时钟脉冲操作下，根据输入信号T取值的不同，凡是具有保持和翻转功能的电路，即当T=0时能保持状态不变，T=1时一定翻转的电路，都称之为T型时钟触发器。扩展资料：触发器各种类型分类1.按逻辑功能不同分为：RS触发器、D触发器、JK触发器、T触发器。2.按触发方式不同分为：电平触发器、边沿触发器和脉冲触发器。3.按电路结构不同分为：基本RS触发器和钟控触发器。4.按存储数据原理不同分为：静态触发器和动态触发器。5.按构成触发器的基本器件不同分为：双极型触发器和MOS型触发器。参考资料：百度百科－触发器（数字电路领域术语）

将输入的clk信号间隔输出，一个时间周期分两半，根据d触发器的原理q=d ，将q=d" 。这样输出的q就是分两个电平了。说的不是很好，数电书上有详细介绍，可以看看书的。

这个问题很简单的 教你方法嘛 首先写出2个触发器的特性方程。D触发器为:Q^（n+1）=D；JK触发器为:Q^(n+1)=J*(!Q^n)+!K*Q^n.注（!表示"非"）.联立2个方程可以解得:D=J*!Q^n+!K*Q^n.好了现在就可以画出电路图了是这样的：D触发器的Q非和J相与，这...

任意一个 D 触发器的 CP，当由外设送来正脉冲，该 D 触发器，都会输出低电平。因为它们的 D 端，都是接地的。－－－－两个二极管和一个电阻，组成了一个《与门》。任意一个D触发器，输出了低电平，INT0 端都会收到低电平。它们，也可以使用一个集成电路的《与门》，但是，不值得这样做，也太占地方。－－－－INT0 收到低电平后，可引起中断。在中断程序中，可以检测 p1.2、p1.3，是谁送来的低电平。程序中，可在 p1.0 、p1.1 输出负脉冲到 /S，这就可以使 D 触发器置一，撤销中断信号。

采用四个D触发器，每个触发器的输出/Q与输入D相连，第一个触发器的时钟CP接外部输入时钟，输出/Q与下一个触发器的时钟相连，第二个触发器的输出/Q与第三个触发器的时钟相连，第三个触发器的输出/Q与第四个触发器的时钟相连。每个触发器的Q作为输出。如此，就得到了16进制计数器。四个触发器的置位端连接在一起接VCC，四个触发器的复位端/CLR连接在一起，然后用门电路对Q3Q2Q1Q0进行译码，译码电路当Q3Q2Q1Q0=1011时，输出低电平，与/CLR相连。

求电路原理图

其实就是两个D触发器级联，两个D触发器使用同一个时钟，构成一个同步时序逻辑电路。其作用是防止由于异步输入信号对本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后续逻辑中，导致亚稳态的传播。因为时序逻辑电路对电平的建立和保持时间有一定的要求，如果不能有足够的建立时间和保持时间，触发器不能正确捕获信号，产生亚稳态，导致触发器误动作。时序图有前提条件，不同的条件下，时序图也不同。触发器的初态，触发器的类型上升沿还是下降沿，以及时钟都影响二级D触发器的时序图。

应该是利用D触发器构成计数器数字电路实验设计：D触发器组成的4位异步二进制加法计数器2009-12-14 19:09一、选用芯片74LS74,管脚图如下：说明：74LS74是上升沿触发的双D触发器,D触发器的特性方程为二、设计方案：用...

1、D触发器多数是上升沿触发而JK触发器是下降沿触发的二者在连接成T触发器时仅是触发方式不同而已。2、JK触发器有很强的通用性，而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。D触发器触发方式有电平触发和边沿触发两种，前者在CP(时钟脉冲)=1时即可触发，后者多在CP的前沿（正跳变0→1）触发。3、JK触发器具有很强的通用性，能灵活地转换其它类型的触发器。JK触发器可以形成D触发器和t触发器。D触发器有两种触发方式：电平触发和边缘触发。前者可以在CP（时钟脉冲）等于1时触发，后者主要在CP的前面触发（正跳0→1）。4、逻辑功能上的区别：JK触发器出现有时钟脉冲作用时，当J和k同时为0时，状态保持不变；当J为0而K为1时，次态为0态；当J为1而K为0时，次态为1态；当J=1K=1时次态与现态相反。5、相同是它们中间都有“触发器”。不同的是一个是JK，一个是D，一个是T。6、JK触发器是将J、K端都接1，实现反相。D触发器是直接将~Q端接到本触发器的D端，直接实现反相。原理相同，接法不同。

一、74LS175的工作原理：74LS175为4D触发器。1脚为0时，所有Q输出为0，Q非输出为1；9脚位时钟输入端，9脚上升沿将相应的触发器D的电平，锁存入D触发器。电路通电后，按下复位按键S，1Q、Q2、Q三、Q4输出高电平。电路进入筹办状态。二、电路图：因为74LS175是下降沿触发的，故按下除复位之外的不论什么的按键都将不会发生电路状态的变化，即输入被锁定。达到了既定的功能方针。扩展资料：D触发器（data flip-flop或delay flip-flop）由4个与非门组成，其中G1和G2构成基本RS触发器。电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。边沿D触发器可由两个D触发器串联而成，但第一个D触发器的CP需要用非门反向。参考资料来源：百度百科-D触发器

见下图：【补充】：异步计数器（亦称波纹计数器，行波计数器）：组成异步计数器的触发器不是共用同一个时钟源，触发器的翻转不同时发生。分类：计数器按计数脉冲的输入方式可分为：同步计数器和异步计数器。二进制加法计数设计如下：原理：74LS74为双D触发器，即带有两个D触发器，令其各为一个计数器，再将其串联即可形成一个加法金属器。最佳答案该设计主要思路为时钟分频和逻辑运算。也可以理解为计数器设计和进位提取。选用芯片74LS74，管脚图如下。说明：74LS74是上升沿触发的双D触发器，D触发器的特性方程为设计方案：用触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器就可以表示一位二进制数。把N个带有反相输出端（D非）的D触发器串联起来，每个D触发器的反相输出端接到自己的D输入端，前一级的输出作为后级的时钟输入信号，就构成N位二进制异步计数器。

...并分别画出将JK触发器转换成D触发器以及将D触发器转换成JK触_百度知...JK触发器具有很强bai的通用性，能灵活地转换其它du类型的触发器。JK触发器可以形成D触发器和t触发器。D触发器有两种触发方式：电平触发和边缘触发。D触发器有一个输入端，一个脉冲端而Jk触发器有两个输入端，即J和K，一个脉冲端所以就要在D端输入做手脚了。让D的输入端等于Jk触发器的表达式。D触发器的状态方程是：Q*=D，JK触发器的状态方程是：Q*=JQ+KQ。D触发器有两种触发方式：电平触发和边缘触发。前者可以在CP（时钟脉冲）等于1时触发，后者主要在CP的前面触发（正跳0→1）。首先通过增加外围电路转换成D触发器。其次将信号输入端一路直接接入JK触发器的J输入端。最后将另一路接一个非门后再直接接入JK触发器的K输入端，把这个信号输入端定义为D就构成了一个D触发器。转换方式如下：D触发器的状态方程是：Q＊＝D，JK触发器的状态方程是：Q＊＝JQ＇＋K＇Q。让两式相等可得：D＝JQ＇＋K＇Q，用门电路实现上述函数即可转换成为jk触发器。为实现将jk触发器转换为d触发器应使什么D触发器是状态跟随，而JK触发器状态很多，则J决不能等于K，所以使用一个非门来区分，再J为置1端，所以信号直接连J，再通过一个非门连K。答案选A。D触发器的状态方程是：Q*=D，JK触发器的状态方程是：Q*=JQ+KQ。让两式相等可得：D=JQ+KQ，用门电路实现上述函数即可转换成为jk触发器。JK触发器具有很强的通用性，能灵活地转换其它类型的触发器。D触发器的状态方程是：Q*=D，JK触发器的状态方程是：Q*=JQ+KQ。D触发器有两种触发方式：电平触发和边缘触发。前者可以在CP（时钟脉冲）等于1时触发，后者主要在CP的前面触发（正跳0→1）。转换方式如下：D触发器的状态方程是：Q＊＝D，JK触发器的状态方程是：Q＊＝JQ＇＋K＇Q。让两式相等可得：D＝JQ＇＋K＇Q，用门电路实现上述函数即可转换成为jk触发器。为什么JK触发器可以转变成其他触发器?JK触发器具有很强的通用性，能灵活地转换其它类型的触发器。JK触发器可以形成D触发器和t触发器。当J=K=T，JK触发器与T触发器逻辑功能相同，因此把J、K并在一起就相当于T触发器。当J=K=1，JK触发器与T＇触发器逻辑功能相同，因此J、K并在一起共同输入为1，就相当于是T触发器。首先通过增加外围电路转换成D触发器。其次将信号输入端一路直接接入JK触发器的J输入端。最后将另一路接一个非门后再直接接入JK触发器的K输入端，把这个信号输入端定义为D就构成了一个D触发器。由JK触发器可以构成D触发器和T触发器。触发器的工作原理最简的说法，那就是一个开关，类似于电机里面的电刷形式，只是没有真的接触到一块。JK触发器：逻辑功能：JK触发器允许J与K同时为1。当J与K同时变为1的同时，输出的值状态会反转。也就是说，原来是0的话，变成1；原来是1的话，变成0。D触发器的状态方程是：Q*=D；jk触发器的状态方程是：Q*=JQ+KQ。让两式相等可得：D=JQ+KQ。用门电路实现上述函数即可转换成为jk触发器。...JK触发器74LS112实现转换的电路图和接线图。JK转D或者D转JK?_百度...D触发器的状态方程是：Q*=D，JK触发器的状态方程是：Q*=JQ+KQ。让两式相等可得：D=JQ+KQ，用门电路实现上述函数即可转换成为jk触发器。JK触发器具有很强的通用性，能灵活地转换其它类型的触发器。D触发器的状态方程是：Q*=D，JK触发器的状态方程是：Q*=JQ+KQ。D触发器有两种触发方式：电平触发和边缘触发。前者可以在CP（时钟脉冲）等于1时触发，后者主要在CP的前面触发（正跳0→1）。用JK触发器设计一个三进制计数器，计数为00，01，10三个状态的循环，所以需要用到两个JK触发器。先将2个JK触发器接成同步4进制加法计数器，再改成3进制加法器。怎样将JK触发器转化为D触发器和将D触发D触发器的状态方程是：Q*=D，JK触发器的状态方程是：Q*=JQ+KQ。让两式相等可得：D=JQ+KQ，用门电路实现上述函数即可转换成为jk触发器。JK触发器具有很强的通用性，能灵活地转换其它类型的触发器。D触发器的状态方程是：Q*=D，JK触发器的状态方程是：Q*=JQ+KQ。让两式相du等可得：D=JQ+KQ，用门电路实现上述zhi函数即可转换成为jk触发器。JK触发器具有很强bai的通用性，能灵活地转换其它du类型的触发器。D触发器的状态方程是：Q*=D，JK触发器的状态方程是：Q*=JQ+KQ。D触发器有两种触发方式：电平触发和边缘触发。前者可以在CP（时钟脉冲）等于1时触发，后者主要在CP的前面触发（正跳0→1）。J=D，K=。为实现将JK触发器转换为D触发器，答案是应使J=D，K=。此题出自东北林业大学-数字逻辑电路，可查阅参考。转换方式如下：D触发器的状态方程是：Q＊＝D，JK触发器的状态方程是：Q＊＝JQ＇＋K＇Q。让两式相等可得：D＝JQ＇＋K＇Q，用门电路实现上述函数即可转换成为jk触发器。D触发器当时钟信号一到Q端状态跟随D端状态，就是Q=D，无论触发方式如何只要满足这个特性就是D触发器，特性方程：Q*=D。~自动定向？1、不可以。料仓式上料装置是半自动上料装置，需要工人定期地将一批工件整理定向放入料仓中，然后由送料器自动地将工件送到机床夹具中。上料（loading），是指把工件送到工作位置，并实现定位和夹紧的过程。2、步骤一：浏览器中选择“高级选项”——“清除数据”全选——点击“立即清理”。步骤二：打开360安全卫士，一键修复，如下图，点击修复。步骤三：在浏览器中选择“高级选项”——将”阻止第三方cookie“取消——”显示图片“。3、通过接收机载电台信号。根据查询中国航空官网得知，超短波定向台是一种具有自动测向装置的无线电定向设备，通过接收机载电台信号，测定航空器的方位，引导航空器归航，辅助航空器进近着陆。

做应用的话，只需要接脉冲和方向当有脉冲或方向时，其内部的D触发器会按照内部的电路来动作

（一）图中输出的Q₁和Q₂波形是根据输入的CP和D端来确定的。D触发器的方程为Qn+1=D，则可以依次得出Q₁和Q₂波形的翻转。触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。D触发器的次态取决于触发前D端的状态，即次态=D。因此，它具有置0、置1两种功能。（二）原理：在SD和RD接至基本RS触发器的输入端，分别是预置和清零端，低电平有效的情况下：D=0，CP为时钟的上升沿，输出Q=0，非Q=1；D=1，CP为时钟的上升沿，输出Q=1，非Q=0；D端输入不确定，CP=0，Q端输出不变，非Q端输出也不变；D端输入不确定，CP=1，Q端输出不变，非Q端输出也不变。扩展资料：D触发器的工作过程：1、CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，可接收输入信号D，Q5=D，Q6=Q5非=D非。2、当CP由0变1时触发器翻转。此时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS触发器的逻辑功能可知，Q=Q3非=D。3、触发器翻转后，在CP=1时输入信号被封锁。参考资料来源：百度百科-D触发器

1、SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时(SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效),不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0；当SD=0且RD=1(SD的非为1，RD的非为0）时，Q=1，Q非=0，触发器置1,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下： 2、CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5非=D非。2.当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS触发器的逻辑功能可知，Q=Q3非=D。 3、触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在1状态和阻止触发器变为0状态的作用,故该反馈线称为置1维持线,置0阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在0状态的作用，称作置0维持线；Q4输出至G3输入的反馈线起到阻止触发器置1的作用,称为置1阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。

第一个D触发器按照图上的连线，已经转变为T"触发器，所以每来一个CP上升沿，状态就翻转一次；第二个触发器的状态方程已经为一常数，即使有外加CP的触发，其状态也不会发生变化，所以为一直线，即触发器的输出为低电平零。

SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时（SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效），不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0。当SD=0且RD=1（SD的非为1，RD的非为0）时，Q=1，Q非=0，触发器置1，SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。扩展资料：该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁，三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比，同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。 /span>。由基本RS触发器的逻辑功能可知，Q=Q3非=D。由于CP信号是加到门G3和G4上的，因而在CP上升沿到达之前门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后，要经过一级门电路的传输延迟时间G5的输出状态才能建立起来，而G6的输出状态需要经过两级门电路的传输延迟时间才能建立，因此D端的输入信号必须先于CP的上升沿到达，而且建立时间应满足：tset≥2tpd。

（一）图中输出的Qu2081和Qu2082波形是根据输入的CP和D端来确定的。D触发器的方程为Qn+1=D，则可以依次得出Qu2081和Qu2082波形的翻转。触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。D触发器的次态取决于触发前D端的状态，即次态=D。因此，它具有置0、置1两种功能。（二）原理：在SD和RD接至基本RS触发器的输入端，分别是预置和清零端，低电平有效的情况下：D=0，CP为时钟的上升沿，输出Q=0，非Q=1；D=1，CP为时钟的上升沿，输出Q=1，非Q=0；D端输入不确定，CP=0，Q端输出不变，非Q端输出也不变；D端输入不确定，CP=1，Q端输出不变，非Q端输出也不变。扩展资料：D触发器的工作过程：1、CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，可接收输入信号D，Q5=D，Q6=Q5非=D非。2、当CP由0变1时触发器翻转。此时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS触发器的逻辑功能可知，Q=Q3非=D。3、触发器翻转后，在CP=1时输入信号被封锁。参考资料来源：百度百科-D触发器

SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当sd=1和rd=0时（sd的non为0，rd的non为1，即分别在两个控制端口从外部输入的电平值，因为低电平有效），无论输入d的状态如何，q=0，qnon=1，即触发器设置为0。假设各触发器均处于0态，根据电路结构特点以及D触发器工作特性，不难得到其状态图和时序图。其中虚线是考虑触发器的传输延迟时间tpd后的波形。

J-K触发器和D触发器的逻辑功能和触发方式 客服分享收藏立即下载为了提升浏览体验，原视图版网页已升级为如下版式J-K触发器和D触发器的逻辑功能和触发方式J-K触发器和D触发器的...方式.pdf94.83K, 2页, 238次阅读 [立即下载]举报分享于2018-11-27 12:40J - K 触发器和 D 触发器的逻辑功能和触发方式J-K触发器的逻辑功能：JK触发器再有时钟脉冲作用时（ CP=1 ）当J=0 K=0时状态保持不变当J= 0 K=1时次态为0态当J=1 K=0时次态为 1态当J=1 K=1时次态与现态相反 D触发器（由与非门构成）：当D=1时， Q=0；当D=0时， Q=1；D触发器的逻辑功能：当SD=1且RD=0时(SD的非为0， RD的非为 1 ，即在两个控制端口分别从外部输入的电平值，原因是低电平有效),不论输入端D为何种状态，都会使Q=0， Q非=1，即触发器置0；当SD=0且RD=1(SD的非为1， RD的非为0）时， Q=1， Q非=0，触发器置1,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作

该设计主要思路为时钟分频和逻辑运算。也可以理解为计数器设计和进位提取。需要建立对D触发器的工作方式和各种逻辑门电路的工作方式的正确认识和使用1、观察该系统输入输出波形可以确定该系统为时钟的四分频（2位2进制）2、使用双D触发器对时钟进行四分频，一个D触发器可以完成2分频，级联即可完成4分频，根据D触发器分频基本电路设计电路原理图如下：图中数字信号D(3)为时钟信号二分频，数字信号D(5)为D(3)信号的二分频3、观察输出波形如下图，可以确认对信号D(3)取反后与D(2)、D(5)进行逻辑与(模2加)运算可以提取所需波形。4、修改电路设计如下图：可以直接使用74LS74的反相输出端减少反相器的使用。5、模拟仿真输入和输出如下图：观察仿真结果可以发现输出信号D(8)高电平持续时间位半个CP，4个CP为一个周期，符合设计要求。注意：仿真使用的D触发器为边沿触发，边沿触发D触发器工作过程如下：当时钟CP上升沿到达时，D输入端的状态被送到Q输出端。当时钟CP上升沿完成后，Q输出端保持原有的状态，等待下一个CP上升沿。部分触发器带有复位端和置位端，根据其有效电平可以对Q端进行清0或者置1的操作。

该设计主要思路为时钟分频和逻辑运算。也可以理解为计数器设计和进位提取。需要建立对D触发器的工作方式和各种逻辑门电路的工作方式的正确认识和使用1、观察该系统输入输出波形可以确定该系统为时钟的四分频（2位2进制）2、使用双D触发器对时钟进行四分频，一个D触发器可以完成2分频，级联即可完成4分频，根据D触发器分频基本电路设计电路原理图如下：图中数字信号D(3)为时钟信号二分频，数字信号D(5)为D(3)信号的二分频3、观察输出波形如下图，可以确认对信号D(3)取反后与D(2)、D(5)进行逻辑与(模2加)运算可以提取所需波形。4、修改电路设计如下图：可以直接使用74LS74的反相输出端减少反相器的使用。5、模拟仿真输入和输出如下图：观察仿真结果可以发现输出信号D(8)高电平持续时间位半个CP，4个CP为一个周期，符合设计要求。注意：仿真使用的D触发器为边沿触发，边沿触发D触发器工作过程如下：当时钟CP上升沿到达时，D输入端的状态被送到Q输出端。当时钟CP上升沿完成后，Q输出端保持原有的状态，等待下一个CP上升沿。部分触发器带有复位端和置位端，根据其有效电平可以对Q端进行清0或者置1的操作。

（一）图中输出的Q₁和Q₂波形是根据输入的CP和D端来确定的。D触发器的方程为Qn+1=D，则可以依次得出Q₁和Q₂波形的翻转。触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。D触发器的次态取决于触发前D端的状态，即次态=D。因此，它具有置0、置1两种功能。（二）原理：在SD和RD接至基本RS触发器的输入端，分别是预置和清零端，低电平有效的情况下：D=0，CP为时钟的上升沿，输出Q=0，非Q=1；D=1，CP为时钟的上升沿，输出Q=1，非Q=0；D端输入不确定，CP=0，Q端输出不变，非Q端输出也不变；D端输入不确定，CP=1，Q端输出不变，非Q端输出也不变。扩展资料：D触发器的工作过程：1、CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，可接收输入信号D，Q5=D，Q6=Q5非=D非。2、当CP由0变1时触发器翻转。此时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS触发器的逻辑功能可知，Q=Q3非=D。3、触发器翻转后，在CP=1时输入信号被封锁。参考资料来源：百度百科-D触发器

用d触发器设计异步十进制计数器要有原理图快点还有分加xiaomianji | 浏览 815 次发布于2013-11-17 14:49#荒漠探险-答题闯关 好礼连连#最佳答案应该是利用D触发器构成计数器数字电路实验设计：D触发器组成的4位异步二进制加法计数器2009-12-14 19:09一、选用芯片74LS74，管脚图如下：说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为二、设计方案：用触发器组成计数器。触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。如果把n个触发器串起来，就可以表示n位二进制数。对于十进制计数器，它的10 个数码要求有 10 个状态，要用4位二进制数来构成。下图是由D触发器组成的4位异步二进制加法计数器。三、实验台：四、布线：1、将芯片（1）的引脚4、10连到一起，2、将芯片（2）的引脚4、10连到一起，3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起，4、将芯片（1）的引脚10连到+5V；5、将芯片（1）的引脚1、13连到一起，6、将芯片（2）的引脚1、13连到一起，7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，8、将芯片（1）的引脚13连到+5V；9、将芯片（1）的引脚3接到时钟信号CP10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚1111、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚312、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚1113、将芯片（1）的引脚5、9分别接到Q0、Q1，再将芯片（2）的引脚5、9分别接到Q2、Q314、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。五、验证：接通电源on，默认输出 原始状态0000每输入一个CP信号（单击CP）， 的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111

该设计主要思路为时钟分频和逻辑运算。也可以理解为计数器设计和进位提取。需要建立对D触发器的工作方式和各种逻辑门电路的工作方式的正确认识和使用1、观察该系统输入输出波形可以确定该系统为时钟的四分频（2位2进制）2、使用双D触发器对时钟进行四分频，一个D触发器可以完成2分频，级联即可完成4分频，根据D触发器分频基本电路设计电路原理图如下：图中数字信号D(3)为时钟信号二分频，数字信号D(5)为D(3)信号的二分频3、观察输出波形如下图，可以确认对信号D(3)取反后与D(2)、D(5)进行逻辑与(模2加)运算可以提取所需波形。4、修改电路设计如下图：可以直接使用74LS74的反相输出端减少反相器的使用。5、模拟仿真输入和输出如下图：观察仿真结果可以发现输出信号D(8)高电平持续时间位半个CP，4个CP为一个周期，符合设计要求。注意：仿真使用的D触发器为边沿触发，边沿触发D触发器工作过程如下：当时钟CP上升沿到达时，D输入端的状态被送到Q输出端。当时钟CP上升沿完成后，Q输出端保持原有的状态，等待下一个CP上升沿。部分触发器带有复位端和置位端，根据其有效电平可以对Q端进行清0或者置1的操作。

原理图如下：【补充】：异步计数器（亦称波纹计数器，行波计数器）：组成异步计数器的触发器不是共用同一个时钟源,触发器的翻转不同时发生。分类：计数器按计数脉冲的输入方式可分为：同步计数器和异步计数器。实现方法：（1）同步计数器：实现是将计数脉冲引至所有的触发器的CP端，使应翻转的触发器能够同时的翻转；（2）异步计数器：实现是不将计数脉冲引至所有的触发器的CP端，而是将其它的触发器的输出引至其他的触发器的CP端，是不同时发生的。特点：与同步计数器相比较，由于触发器不是共用同一个时钟源,触发器的翻转不能同时发生，所以工作速度慢。

（一）图中输出的Q₁和Q₂波形是根据输入的CP和D端来确定的。D触发器的方程为Qn+1=D，则可以依次得出Q₁和Q₂波形的翻转。触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。D触发器的次态取决于触发前D端的状态，即次态=D。因此，它具有置0、置1两种功能。（二）原理：在SD和RD接至基本RS触发器的输入端，分别是预置和清零端，低电平有效的情况下：D=0，CP为时钟的上升沿，输出Q=0，非Q=1；D=1，CP为时钟的上升沿，输出Q=1，非Q=0；D端输入不确定，CP=0，Q端输出不变，非Q端输出也不变；D端输入不确定，CP=1，Q端输出不变，非Q端输出也不变。扩展资料：D触发器的工作过程：1、CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，可接收输入信号D，Q5=D，Q6=Q5非=D非。2、当CP由0变1时触发器翻转。此时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS触发器的逻辑功能可知，Q=Q3非=D。3、触发器翻转后，在CP=1时输入信号被封锁。参考资料来源：百度百科-D触发器

我可以帮你画好。。。

数字电路-触发器原理种类应用数字电路的信号只有两种状态：逻辑低或逻辑高，即通常所说的0状态或1状态、0电平或1电平。在各种复杂的数字电路中不但需要对二值（0，1）信号进行算术运算和逻辑适算（门电路），还经常需要将这些信号和运算结果保存起来。为此，需要使用具有记忆功能的基本逻辑单元。能够存储l位二值信号的基本单元电路统称触发器。触发器的特点：1、具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。2、根据不同的输入信号可以把输出置成1或O状态。3、当输入信号消失后，能保持其状态不变（具有记忆功能）。触发器的分类：按电路结构分为基本、同步、主从、边沿触发器；按逻辑功能分为RS、JK、D和T触发器；按触发方式分为电平、脉冲和边沿触发器等。JK触发器的功能最强，包含了SR、D、T触发器所有的功能；目前生产的触发器定型的只有D和JK触发器；可用JK和D触发器实现其它功能触发器常用集成触发器CD4013 双D触发器74LS374 三态同相八D触发器74LS73 双J-K触发器74LS74 双D触发器

D触发器构成JK触发器D＝JQ（Q为反）＋K（K为反）QD触发器构成T触发器D＝TQ（Q为反）＋T（T为反）Q转换方式如下：D触发器的状态方程是：Q＊＝D，JK触发器的状态方程是：Q＊＝JQ＇＋K＇Q。让两式相等可得：D＝JQ＇＋K＇Q，用门电路实现上述函数即可转换成为jk触发器。扩展资料：当CP＝0，且非门G3和G4阻塞时，其输出Q3＝Q4＝1，触发器的状态保持不变。同时，由于Q3到Q5和Q4到Q6的反馈信号打开了这两个门，可以接收输入信号D，Q5＝D，Q6＝Q5non－＝D。当CP从0变到1时触发器翻转。当G3和G4打开时，它们的输入Q3和Q4状态由G5和G6的输出状态决定。Q3＝Q5，不＝D，Q4＝Q6，不＝D。根据基本RS触发器的逻辑功能，Q＝Q3不＝D。

相同是它们中间都有“触发器”。不同的是一个是jk,一个是d,一个是t。

T触发器就是只要输入端T为高平，来一个出发脉冲输出就反一下（变成原来的非）；如果T为低平则不变。把Q非端和D连接。Q非为1且Q为0时，来一个脉冲Q将变为1且Q非变为0；再来一个脉冲又反过来。

CP是时钟输入，D触发器详情在CMOS大全内。

最佳答案该设计主要思路为时钟分频和逻辑运算。也可以理解为计数器设计和进位提取。选用芯片74LS74，管脚图如下。说明：74LS74是上升沿触发的双D触发器，D触发器的特性方程为设计方案：用触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器就可以表示一位二进制数。LS74是一个双D触发器，可以用来设计二位二进制加法计数器。二进制加法计数设计如下：原理：74LS74为双D触发器，即带有两个D触发器，令其各为一个计数器，再将其串联即可形成一个加法金属器。再根据卡罗图求出QQQ3的输出表达式，再根据D的特征方程Q（n+1）=D化简，一步步来就可以得出原理表达式，有了表达式就可以画出原理图。3个D触发器可以构成3位二进制计数器，计数范围0~7，因此其模为8。

将RS触发器转换成JK,D,T,T触发器时,要不要考虑R与S之间的约束条件...将RS触发器转换成JK,D,T,T触发器时,要不要考虑R与S之间的约束条件...，Rs触发器方程：Qn+1=S+R.Qn用Q表示触发器接收输入信号之前的状态，称为现态，用Q“表示触发器接收输人信号之后的状态，称为次态。加两个三输入端与非门就可以把RS触发器转换为T触发器。RS=11时，Qn是X，不是确定的0。也可以当成Qn=1，因为带入式1就懂了（看下电路也好）所以这里卡诺图化简时候可以带上或者不带上。如果把x当成1直接2格化简结果就对了。你要问的是rs触发器可以转换为d触发器吗，可以。将RS触发器转换为D触发器，写出两个触发器的特征方程，将RS触发器转换为T触发器。同理可得Rs触发器转换为T触发器的表达式R=TQ。CK-5161E开关量输入转RS485CK-5161E开关量输入转RS4851、用个RS485转换芯片，MAX4865LBC184都成。3脚接地，1脚加个8050三极管驱动继电器就成了。你用的芯片，输出端驱动三极管也成。2、继电器？是通过RS-485总线控制继电器的开关吧，如果你要定时开关的话，可以定制或者你直接在计算机上编写软件控制485继电器定时开关。3、单片机的异步串行口出来的信号电位一般都是TTL电位，转换为RS485的电位，通常还需要一个集成电路芯片。顺便指出：“萍水e相逢”兄的回答中说的“TTY485RS-485/电流环转换器”不是您要的东西。4、做好模拟转数字的接口，通过单片机AD采集即可。RS485的接口与其它设备通讯时，建议用EV721HP/EV331_485转换一下，具体参数去官网查，这是一种在抗干扰方面很优秀的总线技术，施工也方面，可以透传MODBUS等多种协议。D触发器的工作原理及状态表D触发器的工作原理及状态表SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当sd=1和rd=0时（sd的non为0，rd的non为1，即分别在两个控制端口从外部输入的电平值，因为低电平有效），无论输入d的状态如何，q=0，qnon=1，即触发器设置为0。假设各触发器均处于0态，根据电路结构特点以及D触发器工作特性，不难得到其状态图和时序图。其中虚线是考虑触发器的传输延迟时间tpd后的波形。将RS触发器改为D触发器则R=?S=?将RS触发器改为D触发器则R=?S=?1、你要问的是rs触发器可以转换为d触发器吗，可以。将RS触发器转换为D触发器，写出两个触发器的特征方程，将RS触发器转换为T触发器。同理可得Rs触发器转换为T触发器的表达式R=TQ。2、R=1，S=0，使触发器置1，或称置位。因置位的决定条件是S=0，故称S端为置1端。R=0，S=1时，使触发器置0，或称复位，同理，称R为复位端或置0端。3、RS触发器：Q=Sd+RdQ特征方程，实际上就是为研究相应的数学对象而引入的一些等式，它因数学对象不同而不同，包括数列特征方程，矩阵特征方程，微分方程特征方程，积分方程特征方程等。4、sd和rd连接到基本rs触发器的输入端。它们分别被预设和重置。低水平是有效的。5、要考虑约束条件，触发器R与S会产生电磁场。6、rs触发器的三种触发状态：S‘=0，R"=1：无论触发器原来处于何种状态，由于S=0，则Q=1，Q非=0，触发器处于“1”态（或称置位状态）。触发器的状态是由S所决定的，称S为直接置位端。

这个需要根据电路特点来讨论，延时时间一般只与决定延时电路时间参数的元件有关，如采用RC延时的就与电阻值和电容量有关，采用数字计数的则大多数与时钟频率及计数设置有关；因为触摸只是给出一个信号，如果电路设计是得到信号后延时立即工作，或者触摸信号停止后延时电路开始工作，则延时时间与触摸时间长短无关；若电路设计是触摸开关时间长短与延时电路上延时电容充电有关，那么延时时间又与触摸时间有直接关联了。所以需要根据具体电路设计来讨论相关因素。这个需要根据电路特点来讨论，延时时间一般只与决定延时电路时间参数的元件有关，如采用RC延时的就与电阻值和电容量有关，采用数字计数的则大多数与时钟频率及计数设置有关；因为触摸只是给出一个信号，如果电路设计是得到信号后延时立即工作，或者触摸信号停止后延时电路开始工作，则延时时间与触摸时间长短无关；若电路设计是触摸开关时间长短与延时电路上延时电容充电有关，那么延时时间又与触摸时间有直接关联了。所以需要根据具体电路设计来讨论相关因素。这个需要根据电路特点来讨论，延时时间一般只与决定延时电路时间参数的元件有关，如采用RC延时的就与电阻值和电容量有关，采用数字计数的则大多数与时钟频率及计数设置有关；因为触摸只是给出一个信号，如果电路设计是得到信号后延时立即工作，或者触摸信号停止后延时电路开始工作，则延时时间与触摸时间长短无关；若电路设计是触摸开关时间长短与延时电路上延时电容充电有关，那么延时时间又与触摸时间有直接关联了。所以需要根据具体电路设计来讨论相关因素。

软硬件来分的话，硬件采用RC充电来延时触发，软件是触发后延时再检测判断，其中软件使用定时器方式计时判断为最省资源，按下时间不足可以当做抖动无视掉，使用延时再判断为最简单，但会浪费主程序时间资源。

74LS74是一个双D触发器，可以用来设计二位二进制加法计数器。二进制加法计数设计如下：原理：74LS74为双D触发器，即带有两个D触发器，令其各为一个计数器，再将其串联即可形成一个加法金属器。扩展资料：74LS74引脚图如图：74LS74真值表如图：

触发器 （trigger）是个特殊的 存储 过程，它的执行不是由程序调用，也不是手工启动，而是由事件来触发，比如当对一个表进行操作（u2002insert，dele te ，u2002update）时就会激活它执行。 触发器经常用于加强数据的完整性约束和业务规则等，可以从u2002DBA_TRIGGE RS ，USER_TRIGGERSu2002数据字典中查到。照明 配件 用于高强度气体放电灯（H.I.D）的启动，型号繁多。由于高强度气体放电灯启动时需要一个高电压来使气体电离进入等离子态，因而需要一个高压发生器做为启动器。这就是触发器早期的 机械 型触发器已经淘汰。现在绝大多数触发器都是使用 可控硅 或高压触发 二极管 的电子触发器，常用的型号有：OS RAM 的u2002CD-7u2002飞利浦的u2002SI51u2002SN58u2002爱伦的ALK400等双稳态触发器基本 电路 如图1的上半部。它由两个反相器直接 耦合 而成。反相器1由 晶体管 T1和 电阻 Rc1R11及R12组成，反相器2由 晶体 管T2和电阻Rc2、R21及R22组成。反相器1的输出端Q即是反相器2的输入端，同样，反相器2的输出端悩也是反相器1的输入端，两级反相器是互相反馈的。 各种触发器的触发方式： 按逻辑功能不同分为：RS触发器、D触发器、JK触发器、T触发器。 按触发方式不同分为：电平触发器、边沿触发器和主从触发器。 按电路结构不同分为：基本RS触发器和钟控触发器。 按存储数据原理不同分为：静态触发器和动态触发器。 按构成触发器的基本器件不同分为：双极型触发器和MOS型触发器。 触发器的触发方式_触发器的常用触发方式 1、同步触发 同步式触发采用高电平触发方式即在CP高电平期间，输入信号起作用。同步式RS触发器波形见下图，在CP高电平期间，输出会随输入信号变化，因此无法保证一个CP周期内触发器只动作一次。 空翻现象： 时钟 脉冲太宽时，一个CP脉冲会引起触发器的多次翻转。计数触发型钟控同步触发器，必须在时钟脉冲宽度足够窄的条件下，才能正常工作。2、上升沿触发 上升沿触发器只在时钟脉冲CP上升沿时刻根据输入信号翻转，它可以保证一个CP周期内触发器只动作一次，使触发器的翻转次数与时钟脉冲数相等，可以克服空翻现象。并可克服输入干扰信号引起的误翻转。3、下降沿触发 下降沿触发器只在CP时钟脉冲下降沿时刻，根据输入信号翻转，同样可以保证在一个CP周期内触发器只动作一次。4、主从触发 主从RS触发器是由主触发器、从触发器和非门三个部分组成的一个组合。 特点：从触发器的状态由主触发器决定；主从触发器只在每个输入CP脉冲的下降沿翻转一次，与CP脉冲的宽度无关，从而避免空翻现象。原文链接： 触发器的常用触发方式 - 模拟技术 - 电子发烧友网 (elecfans.com)

看看数字电路吧

LS7474为2个D触发器，1脚为第一个触发器的复位端低电平有效，2脚为D1，3脚为第一个触发器的时钟CP1，4脚为第一个触发器的置位端低电平有效，5脚为Q1，6脚为Q1，7脚接地GND。LS74是一个双D触发器，可以用来设计二位二进制加法计数器。二进制加法计数设计如下：原理：74LS74为双D触发器，即带有两个D触发器，令其各为一个计数器，再将其串联即可形成一个加法金属器。LS74是双D触发器。功能多，可作双稳态、寄存器、移位寄存器、振荡器、单稳态、分频计数器等功能。74LS74这个集成块是一个双D触发器，其功能比较的多，可用作寄存器，移位寄存器，振荡器，单稳态，分频计数器等功能。

D触发器只能构成二进制数，对应的1位十进制数就是 1001=9（0000=0）；所以需要四个D触发器来构成十进制计数器，如74LS175、375等等就是4D触发器芯片，也可以采用CD4013---双D触发器芯片来构造电路。他们都有复位端，通过通过逻辑门电路检测 1010出现时（就是这两个位是1时）产生复位信号，复位到 0000。扩展资料：电子计算机自诞生以来，其工作原理一直采用二进制形式，在日常中人们习惯于使用十进制数，在与二进制计算机进行人机对话时，机内需要将十进制与二进制之间反复进行转换，造成其资源浪费。因此，研制十进制计算机是必要的。如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。如果按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。另外还有很多种分类不一一列举，但是最常用的是第一种分类，因为这种分类可以使人一目了然，知道这个计数器到底是什么触发方式，以便于设计者进行电路的设计。此外，也经常按照计数器的计数进制把计数器分为二进制计数器、十进制计数器等等。在十进制计算机中对机器数的定义与二进制机器数的定义类似，即将“+”、“-”符号数字化了的数据称为机器数，而把它表示的值称为机器数的“真值”。区别在于用“0”和“9”表示正号和负号，而后者则是用"0"和"1"表示正号和负号。机器数可用原码、补码和和反码表示。参考资料来源：百度百科-计算器

其他的废话省略，逻辑就是q<= not q;简单写写if clk"event and clk=1 then if reset=1 then q<="0"; else q<= not q; end if;end if;

或可以变为jk触发器