根据CPLD与FPGA的特点,试问Altera公司的Cyclone系列器件属于什么类别的PLD器件?ACEX系列器件又属于什么类

美国的。懂事电子设计 Vgz

1、打开altera官方网页，http://www.altera.com.cn；2、在器件的菜单下选择FPGA；3、选择你想找的FPGA系列；4、在右边找到“获取文档资料”的链接，单击；5、如此，对应型号的FPGA芯片数据手册就可以找到了。

阿尔特拉Altera自1983年发明世界上第一款可编程逻辑器件以来，一直是创新定制逻辑解决方案的领先者，为各行业的客户提供更具创造性的定制逻辑解决方案，帮助他们解决从功耗到性能直至成本的各种问题，这些行业包括汽车、广播、计算机和存储、消费类、工业、医疗、军事、测试测量、无线和固网等。Altera全面的产品组合不但有器件，而且还包括全集成软件开发工具、通用嵌入式处理器、经过优化的知识产权(IP)内核、参考设计实例和各种开发套件等。

从好用来说，肯定是Xilinx的好用，不过Altera的便宜 。　他们的特点，Xilinx的短线资源非常丰富，这样在实现的时候，布线的成功率很高，尤其是逻辑做得比较满的时候。 　　Altera的FPGA的短线资源经常不够用，经常要占用LE来充当布线资源。另外xilinx的fpga有宇航级别的，altera的没有。顶级器件方面xilinx也比altera要好一些，速度快一些。另外就是关于块RAM，Xilinx的双口RAM是真的，Altera的没有双口RAM，如果你要实现真正的双口RAM，只能用两块RAM来背靠背地实现，这样你的RAM资源就少了一半，如果你的应用对片内双口RAM的需求很重要，用Altera的就划不来。

香港的。

你好。如果你说的是“Altera亚洲杯创新设计大赛”的话，我还是比较清楚的。Altera是一个做FPGA的公司，应该是亚太地区FPGA最大的供应商。Altera亚洲杯创新设计大赛就是要求你使用他们提供的开发板，完成一个具有独立功能的应用实例。其实和大学计划的目的差不多，让你在学校里就习惯他们的开发环境，以后自然就会用它们的产品。今年的报名已经结束了。而且初赛文档的提交时间也过了，通过第一轮筛选的小组可以获得一块由公司提供的开发板（我那年拿的是DE2，公司很小气的），然后用这块板子完成你的想法。最后打包寄到公司地点（我那年是上海）。要参加比赛的话，个人应该是无法报名的，必须通过学校组织吧。我们这里是有一个老师专门负责带队，想参加的（一般是大三，或者研一）可以向老师报名，一般一年有三到四组能入围复赛。当然，参加比赛的前提是你必须完全掌握至少一种HDL语言，以及硬件相关知识，必要时还要用到SOPC，是以C语言为基础的。所以大一大二一定要自主学习，决不能按照学校的进度来（我们学校微电子大四才开FPGA课）祝你好运！

verilog是一种硬件编程语言，广泛应用于ic设计，fpga编程。altera是一家fpga厂商

　　Altera公司一直致力于高密度可编程逻辑器件(CPLD/FPGA)的研发与生产. Altera可编程器件除了具有PLD的一般特点外,还具有改进结构先进的处理技术、现代的开发工具以及多种Mega功能选用等优点。　　Altera的CPLD/FPGA器件具有良好的性能极高的密度和非常大的灵活性,它通过高集成度、多I/O引脚及最快的速度为用户的各种需求提供有效的解决方案,极大地满足了用户对,可编程芯片系统,,(System on a Programmable Chip)日益增长的需求。　　高性能　　(1)Altera器件采用先进的CMOS技术,具有非常低的功耗和相当高的速度;　　(2)采用连续式互连结构,在整个芯片内提供快速、连续的信号延时;诸如对芯片内部电路的改进也增强了系统性能。

altera提供的宏功能模块与lpm函数有哪些种类LPM，即参数化模块库(Library of Parameterized Modules),是Altera 公司FPGA/CPLD设计软件Quartus II自带的一些宏功能模块，如：锁相环（PLLs）, LVDS,数字信号处理(DSP) 模块等。这些功能是对Altera器件的优化，设计者在用这些模块时，不耗用器件的逻辑资源（Logic Cell）。在混凝土弹塑性研究中基于哈尔-卡门原则（the Haar–Kàrmàn principle）建立的集中塑性模型（the Lumped Plasticity Model，简称LPM）。

　　单纯的比较哪家好，觉得都不客观，可以肯定的是，只要设计不出问题，用两家的FPGA做出的产品基本上都是能满足需求的。　　但两家现在的发展方向似乎有些不一样，altera更加注重低成本系列的发展，而且产品更加多样化，xilinx在高端器件方面投入的较多，网上看有人测试对比两家的高端FPGA芯片，结果是xilinx的性能要好一些，不知道是不是真的。

英特尔认为Altera的FPGA业务与英特尔的成长战略相符，FPGA也将从摩尔定律中受益。今年是摩尔定律提出50周年，50年来，摩尔定律给半导体产业带来了翻天巨变，但是近年来，摩尔定律行将失效的猜测很多，一个主要原因是以英特尔自己的处理器来看，其更新速度似乎已经放慢，难以弥合集成电路上可容纳的元器件的数目约每隔18-24个月便会增加一倍，性能也将提升一倍的规律。而我们看到，FPGA因为其特殊的工艺技术和商业模式，导致其可以继续按摩尔定律发展，例如上周台积电和赛灵思就宣布了开始7nm工艺技术的合作，并将于2017年推出7nm工艺的产品这是在实现16nm工艺后，FPGA继续延续新工艺。

1、打开altera官方网页；2、在器件的菜单下选择FPGA；3、选择想找的FPGA系列；4、在右边找到“获取文档资料”的链接，单击；5、如此，对应型号的FPGA芯片数据手册就可以找到了。

如果是QII的IP核，在QII软件中通过MegacoreWizard加入，就可以了。如果是第三方的IP核，你应该有他的全部代码。把所有代码都加入到你的工程中，在需要的位置，例化顶层文件，连接好所有的接口，就行。我想，如果你需要使用这个IP，那么你对这

是的，由于时钟信号的特殊性，所以在FPGA板子上，只有一些专门为时钟输入而用的管脚，这样才能保证输入时钟的质量，然后时钟过来后，假设外源时钟是直接从晶体过来，那么PLL也是在设计时有可能需要的，所以从专用始终管脚到内部PLL，这就很自然的联系在一起了

1、打开altera官方网页，http://www.altera.com.cn；2、在器件的菜单下选择FPGA；3、选择你想找的FPGA系列；4、在右边找到“获取文档资料”的链接，单击；5、如此，对应型号的FPGA芯片数据手册就可以找到了。

Altera的MAXⅡ器件是属于CPLD。但是为了降低成本，内部采用了FPGA的架构，应该说是简化的FPGA，然后内置eeprom。相对正常的FPGA来说，其资源太少了；相对于正常CPLD来说，结构又不一样。Altera。MAXII器件无论是设计通信、消费、计算机或工业应用，MAX⑧日器件都能够为成本和功率受限的控制通道应用提供所需的功能。AlteraMAXII更低的价格，更低的功率和更大的容量使其成为复杂控制应用的理想方案，包括以往不可能在CPLD中实现的新应用。

JTAG 接口的时序主要分为两个部分：指令寄存器扫描和数据寄存器扫描。仿真器在 TCK 下降沿改变 TMS、TDI 电平，被测芯片在 TCK 上升沿捕获输入并更新内部状态。被测芯片在 TCK 下降沿改变 TDO 电平，仿真器在 TCK 上升沿捕获 TDO 数据。指令寄存器扫描和数据寄存器扫描都是常用的JTAG接口时序。

1到altera官网找到器件2找到FPGA3找到cyclone IV（E GX）4找到文档资料5找到封装库（pocket liburary），在左边有一个“封装”，下面有一个子链接“CADENCE.OLB”，点它，出新页面，选自己的型号（EP4CGX150.OLB），下载回来（这个是CADENCE的封装库），打开altium designer 2009，点“文件”，点“打开”，点“所有文件”，点“CADENCE.OLB”，点“打开”，跳出兼容性选择，一直下一步，会发现，原来AD09也可以打开CADENCE库。1、打开altera官方网页；2、在器件的菜单下选择FPGA；3、选择想找的FPGA系列；4、在右边找到“获取文档资料”的链接，单击；5、如此，对应型号的FPGA芯片数据手册就可以找到了。

ALTERA在中国地区代理商有骏龙科技和艾睿电子.骏龙科技有限公司分销超过25种美国高科技半导体产品品牌，包括 ALTERA, CATALYST, IDT, MICRON, LINEAR TECHNOLOGY 等等。

要辨别他们，读出芯片上标称的型号即可，如果对器件熟悉的话，一看型号的前缀就能辨别 1）以Altera公司的片子为例： ALTERA公司的产品一般以EP开头，代表可重复编程。 ①如果型号以EPM********开头，即MAX系列（其中MAX代表阵列矩阵），就是CPLD ②ALTERA公司的FPGA产品系列代码为EP或EPF，典型产品型号含义如下： EPF10K10：FLEX10K系列FPGA，典型逻辑规模是10K有效逻辑门。 EPF10K30E：FLEX10KE系列FPGA，逻辑规模是EPF10K10的3倍。 EPF20K200E：APEX20KE系列FPGA，逻辑规模是EPF10K10的20倍。 EP1K30：ACEX1K系列FPGA，逻辑规模是EPF10K10的3倍。 EP1S30：STRATIX系列FPGA，逻辑规模是EPF10K10的3倍。 如果以EP2C8*******开头，那它就是CycloneII系列FPGA芯片的一种，等等 ③ALTERA公司的FPGA配置器件系列代码为EPC，典型产品型号含义如下： EPC1：为1型FPGA配置器件。（存放配置文件的存储器） 2）Xilinx公司的CPLD和FPGA器件系列 Xilinx公司的产品一般以XC开头，代表Xilinx公司的产品。典型产品型号含义如下： ①xilinx的XC9500系列 —— cpld XC95108-7 PQ 160C：XC9500系列CPLD，逻辑宏单元数108，引脚间延时为7ns，采用PQFP封装，160个引脚，商用。 ②xilinx的SPARTAN系列——fpga XC2064：XC2000系列FPGA，可配置逻辑块（configurable Logic Block，CLB）为64个（只此型号以CLB为特征）。 XC2018：XC2000系列FPGA，典型逻辑规模是有效门1800。 XC3020：XC2000系列FPGA，典型逻辑规模是有效门2000。 XC4002A：XC4000A系列FPGA，典型逻辑规模是2K有效门。 XCS10：Spartan系列FPGA，典型逻辑规模是10K。

altera的fpga的io输出低电平是0v。因为fpga的io输电平是可变的，通常0v是下限，3.3v是上限，在分pinassignment的时候有关于io电压标准的配置选项。种类繁多，不同系列支持的种类也不同，具体请翻器件手册或者开发工具的pin约束软件。

最常用的方式是用jtag下载线烧.用jtag下载线连接电脑主机和FPGA芯片的JTAG口,电脑主机端用ALTERA的软件quartus软件的programmer或者singalTAP都可以下载.

如果是QII的IP核，在QII软件中通过MegacoreWizard加入，就可以了。如果是第三方的IP核，你应该有他的全部代码。把所有代码都加入到你的工程中，在需要的位置，例化顶层文件，连接好所有的接口，就行。我想，如果你需要使用这个IP，那么你对这

奥特

应该是CPLD

Zynq-7000中的集成FPGA分为Kintex-7(Xilinx 的中档FPGA.)或Artix-7(低成本FPGA);相应的Altera的产品分别有：1) Arria V SoC: Dual Core ARM Cortex A9 + Arria-V FPGA Fabric. Arria 系列一直是Altera 的中档FPGA; 2) Cyclone-V Soc: Dual Core ARM Cortex A9 + Cyclone-V FPGA Fabric

在assigment->assignment editor之中指定相应的管脚 并把它设定成auto open drain即可。当然，你必须在代码中用正确的OD门描述方法才行。

verilog用ALTERA软件编写vcs。如果只是仿真的话，可以使用modelsim；如果要对程序进行编译、综合、烧写且调试的话，可以使用altera公司的quartus ii和xilinx公司的ise软件。这几种软件我都用过，网上都可以下到相关的安装软件。verilog hdl是一种硬件描述语言，跟C语言有点像，比较容易上手。verilog设计：描述复杂的硬件电路，设计人员总是将复杂的功能划分为简单的功能，模块是提供每个简单功能的基本结构。设计人员可以采取“自顶向下”的思路，将复杂的功能模块划分为低层次的模块。这一步通常是由系统级的总设计师完成。而低层次的模块则由下一级的设计人员完成。自顶向下的设计方式有利于系统级别层次划分和管理，并提高了效率、降低了成本。“自底向上”方式是“自顶向下”方式的逆过程。使用Verilog描述硬件的基本设计单元是模块（module）。构建复杂的电子电路，主要是通过模块的相互连接调用来实现的。模块被包含在关键字module、endmodule之内。

如何在quartusII中调用modelsim-altera1 Altera 官网下载两款软件并安装 ，选择 Quartus II网络版、ModelSim-Altera 入门版。目前这两款软件都是免费的，不需要许可 证，安装简单，使用期限是30天。 【注意】务必记住安装的路径，特别是 ModelSim-Altera 的安装路径。 ModelSim2 指定 ModelSim-Altera 6.5e 的安装路径 打开 Quartus II11.0软件，新建工程和文件并保存。 1.然后在菜单栏选择 tools->options； 2.在 options 选项卡中选中 EDA tool options； 3.在该选项卡中下面的 ModelSim-Altera 一项指定安装路径为 E:/Altera/11.0/modelsim_ae/win32aloem（其中 E:/Altera/11.0/modelsim_ae/为我电脑 中 ModelSim-Altera 6.5e 的安装路径） 图1 指定 ModelSim-Altera 6.5e 的安装路径 【注意】 如果没有指定 ModelSim-Altera 6.5e 的安装路径，调用 ModelSim-Altera 的时候会出现如下的错误提示： 图2 没有指定安装路径的错误提示 11.0仿真软件 3 指定 Quartus II 11.0仿真软件 在 Quartus II 11.0界面菜单栏中选择 Assignments->Settings。 1.选中该界面下 EDA Tool settings 中的 Simulation 一项； 2.Tool name 中选择 ModelSim-Altera； 3.Format for output netlist 中选择开发语言的类型 Verilog 或者 VHDL 等， 4.Time scale 指定时间单位级别 5.Output directory 指定测试文件模板的输出路径（该路径是工程文件的相对路径） 。 图3 指定 Quartus II 11.0仿真软件 4 生成仿真测试文件 选择 Quartus II11.0开发界面菜单栏下 Processing->Start->Start Test Bench Template Writer，提示生成成功。 图4 生成仿真测试文件 分页 5 配置选择仿真文件 打开仿真测试文件（在上述3中指定的 Output directory 目录下找到后缀名为".vt"的 文件）并根据自己需要进行编辑。 1. 在 Quartus II 11.0界面菜单栏中选择 Assignments->Settings->EDA Tool settings->Simulation； 2.选择 Compile test bench 右边的 Test benches； 图5 配置选择仿真文件（1） 3.然后在出现的界面中选择 New，在新出现的界面中 Test bench name 输入测试文件名 字，在 Top level module in test bench 栏中输入测试文件中的顶层模块名； 4.选中 Use test bench to perform VHDL timing simulation 并在 Design instance name in test bench 中输入设计测试文件中设计例化名默认为 i1； 5.然后在 Test bench files 栏下的 file name 选择测试文件（在第3步中指定的测试 文件输出路径下的后缀名为" .vt " 文件的测试文件） ，然后点击 add,一步一步 OK。 图6 配置选择仿真文件（2） 【注意】Test bench name 和 Top level module in test bench 以及 Design instance name in test bench 分别为".vt"文件的文件名、vt 文件中顶层实体模块名、Verilog 或者 VHDL 文件中的模块的例化名。 6 仿真文件配置完成后回到 Quartus II 11.0 开发界面 在 Quartus II 11.0 界面菜单栏中选择菜单栏 Tools 中的 Run EDA Simulation Tool->EDA RTL Simulation 进行行为级仿真，接下来就可以看到 ModelSim-Altera 6.5e 的运行界面， 观察仿真波形。

CPLD[编辑本段]简介 CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。 CPLD主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。 发展历史及应用领域： 20世纪70年代，最早的可编程逻辑器件--PLD诞生了。其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成（相当于房子盖好后人工设计局部室内结构），因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它们只能实现规模较小的电路。为弥补PLD只能设计小规模电路这一缺陷，20世纪80年代中期，推出了复杂可编程逻辑器件--CPLD。目前应用已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面。 器件特点： 它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。 如何使用： CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。 这里以抢答器为例讲一下它的设计（装修）过程，即芯片的设计流程。CPLD的工作大部分是在电脑上完成的。打开集成开发软件(Altera公司 Max+pluxII)→画原理图、写硬件描述语言（VHDL，Verilog）→编译→给出逻辑电路的输入激励信号，进行仿真，查看逻辑输出结果是否正确→进行管脚输入、输出锁定（7128的64个输入、输出管脚可根据需要设定）→生成代码→通过下载电缆将代码传送并存储在CPLD芯片中。7128这块芯片各管脚已引出，将数码管、抢答开关、指示灯、蜂鸣器通过导线分别接到芯片板上，通电测试，当抢答开关按下，对应位的指示灯应当亮，答对以后，裁判给加分后，看此时数码显示加分结果是否正确，如发现有问题，可重新修改原理图或硬件描述语言，完善设计。设计好后，如批量生产，可直接复制其他CPLD芯片，即写入代码即可。如果要对芯片进行其它设计，比如进行交通灯设计，要重新画原理图、或写硬件描述语言，重复以上工作过程，完成设计。这种修改设计相当于将房屋进行了重新装修，这种装修对CPLD来说可进行上万次。 家庭成员：经过几十年的发展，许多公司都开发出了CPLD可编程逻辑器件。比较典型的就是Altera、Lattice、Xilinx世界三大权威公司的产品，这里给出常用芯片： Altera EPM7128S (PLCC84) Lattice LC4128V (TQFP100) Xilinx XC95108 (PLCC84)[编辑本段]FPGA与CPLD的辨别和分类 FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是： 将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。===============FPGA目录 FPGA与CPLD的辨别和分类 FPGA的应用 FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。[编辑本段] FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有： 1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC电路的中试样片。 3）FPGA内部有丰富的触发器和I／O引脚。 4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。[编辑本段] FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。 如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。 例如，领先FPGA厂商Xilinx最近推出的Virtex-5系列采用65nm工艺，可提供高达33万个逻辑单元、1,200个I/O和大量硬IP块。超大容量和密度使复杂的布线变得更加不可预测，由此带来更严重的时序收敛问题。此外，针对不同应用而集成的更多数量的逻辑功能、DSP、嵌入式处理和接口模块，也让时钟管理和电压分配问题变得更加困难。 幸运地是，FPGA厂商、EDA工具供应商正在通力合作解决65nm FPGA独特的设计挑战。不久以前，Synplicity与Xilinx宣布成立超大容量时序收敛联合工作小组，旨在最大程度帮助地系统设计工程师以更快、更高效的方式应用65nm FPGA器件。设计软件供应商Magma推出的综合工具Blast FPGA能帮助建立优化的布局，加快时序的收敛。 最近FPGA的配置方式已经多元化！[编辑本段] 1、Altera 2、Xilinx 3、Actel 4、Lattice 其中Altera和Xilinx主要生产一般用途FPGA，其主要产品采用RAM工艺。Actel主要提供非易失性FPGA，产品主要基于反熔丝工艺和FLASH工艺。 FPGA设计的注意事项 不管你是一名逻辑设计师、硬件工程师或系统工程师，甚或拥有所有这些头衔，只要你在任何一种高速和多协议的复杂系统中使用了FPGA，你就很可能需要努力解决好器件配置、电源管理、IP集成、信号完整性和其他的一些关键设计问题。不过，你不必独自面对这些挑战，因为在当前业内领先的FPGA公司里工作的应用工程师每天都会面对这些问题，而且他们已经提出了一些将令你的设计工作变得更轻松的设计指导原则和解决方案。 I/O信号分配 可提供最多的多功能引脚、I/O标准、端接方案和差分对的FPGA在信号分配方面也具有最复杂的设计指导原则。尽管Altera的FPGA器件没有设计指导原则(因为它实现起来比较容易)，但赛灵思的FPGA设计指导原则却很复杂。但不管是哪一种情况，在为I/O引脚分配信号时，都有一些需要牢记的共同步骤： 1. 使用一个电子数据表列出所有计划的信号分配，以及它们的重要属性，例如I/O标准、电压、需要的端接方法和相关的时钟。 2. 检查制造商的块/区域兼容性准则。 3. 考虑使用第二个电子数据表制订FPGA的布局，以确定哪些管脚是通用的、哪些是专用的、哪些支持差分信号对和全局及局部时钟、哪些需要参考电压。 4. 利用以上两个电子数据表的信息和区域兼容性准则，先分配受限制程度最大的信号到引脚上，最后分配受限制最小的。例如，你可能需要先分配串行总线和时钟信号，因为它们通常只分配到一些特定引脚。 5. 按照受限制程度重新分配信号总线。在这个阶段，可能需要仔细权衡同时开关输出(SSO)和不兼容I/O标准等设计问题，尤其是当你具有很多个高速输出或使用了好几个不同的I/O标准时。如果你的设计需要局部/区域时钟，你将可能需要使用高速总线附近的管脚，最好提前记住这个要求，以免最后无法为其安排最合适的引脚。如果某个特定块所选择的I/O标准需要参考电压信号，记住先不要分配这些引脚。差分信号的分配始终要先于单端信号。如果某个FPGA提供了片内端接，那么它也可能适用于其他兼容性规则。 6. 在合适的地方分配剩余的信号。 在这个阶段，考虑写一个只包含端口分配的HDL文件。然后通过使用供应商提供的工具或使用一个文本编辑器手动创建一个限制文件，为I/O标准和SSO等增加必要的支持信息。准备好这些基本文件后，你可以运行布局布线工具来确认是否忽视了一些准则或者做了一个错误的分配。 这将使你在设计的初始阶段就和布局工程师一起工作，共同规划PCB的走线、冗余规划、散热问题和信号完整性。FPGA工具可能可以在这些方面提供帮助，并协助你解决这些问题，因此你必须确保了解你的工具包的功能。 你咨询一位布局专家的时间越晚，你就越有可能需要去处理一些复杂的问题和设计反复，而这些可能可以通过一些前期分析加以避免。一旦你实现了满意的信号分配，你就要用限制文件锁定它们。 ------------------- 基于CMOS的设计主要消耗三类切率：内部的（短路）、漏电的（静态的）以及开关的（电容）。当门电路瞬变时，VDD与地之间短路连接消耗内部功率。漏电功耗是CMOS工艺普遍存在的寄生效应引起的。而开关功耗则是自负载电容,放电造成的。开关功耗与短路功耗合在一起称为动态功耗。下面介绍降低静态功耗和动态功耗的设计技巧。 降低静态功耗 虽然静态电流与动态电流相比可以忽略不计，然而对电池供电的手持设备就显得十分重要，在设备通电而不工作时更是如此。静态电流的因素众多，包括处于没有完全关断或接通的状态下的I/O以及内部晶体管的工作电流、内部连线的电阻、输入与三态电驱动器上的拉或下拉电阻。在易失性技术中，保持编程信息也需一定的静态功率。抗熔断是一种非易失性技术，因此信息存储不消耗静态电流。 下面介绍几种降低静态功耗的设计方法： •驱动输入应有充分的电压电平，因而所有晶体管都是完全通导或关闭的。 •由于I/O线上的上拉或下拉电阻要消耗一定的电流，因此尽量避免使用这些电阻。 •少用驱动电阻或双极晶体管，这些器件需维持一个恒定电流，从而增加了静态电流。 •将时钟引脚按参数表推荐条件连接至低电平。悬空的时钟输入会大大增加静态电流。 •在将设计划分为多个器件时，减少器件间I/O的使用。 eX器件LP方式引脚的使用 Actel eX系列设计了特殊的低功率“休眠”模式。在该引脚驱动至高电平800ns后，器件进入极低功率待机模式，待机电流小于100μA。在低功率模式下，所有I/O（除时钟输入外）都处于三态，而内核全部断电。由于内核被断电，触发器中存储的信息会丢失，在进入工作模式（在引脚驱动至低平200ms后）时，用户需再次对器件初始化。同样，用户也应关闭所有通过CLKA、CLKB以及HCLK输入的时钟。然而这些时钟并不处于三态，时钟就可进入器件，从而增加功耗，因此在低功率模式下，时钟输入必须处于逻辑0或逻辑1。 有时用户很难阻止时钟进入器件。在此场合，用户可使用与CLKA或CLKA相邻的正常输入引脚并在设计中加进CLKINT。这样，时钟将通过靠近时钟引脚的正常输入进入器件，再通过CLKINT向器件提供时钟资源。 采用这种输入电路后，由于常规I/O是三态的，因此用户不必担心时钟进入器件。当然，增加一级门电路会产生0.6ns的较大时钟延时，幸好这在多数低功率设计中是可以接受的。注意应将与CLKINT缓冲器相关的CLKA或CLKB引脚接地。 此外还要注意，CLKINT只可用作连线时钟，HCLK并不具备将内部走线网连接到HCLK的能力，因而HCLK资源不能被常规输入驱动。换句话说，如果使用LP引脚就不能使用HCLK；使用HCLK时就应在外部截断时钟信号。 降低动态功耗 动态功耗是在时钟工作且输入正在开关时的功耗。对CMOS电路，动态功耗基本上确定了总功耗。动态功耗包括几个成分，主要是电容负载充电与放电（内部与I/O）以及短路电流。多数动态功率是内部或外部电容向器件充、放电消耗的。如果器件驱动多个I/O负载，大量的动态电流构成总功耗的主要部分。 对设计中给定的驱动器，动态功耗由下式计算 p=CL×V 2 DD×f 式中，CL是电容负载，VDD是电源电压，f则是开关频率。总功耗是每个驱动器功耗之总和。 由于VDD是固定的，降低内部功耗就要降低平均逻辑开关频率，减少每个时钟沿处的逻辑开关总数、减少连线网络，特别是高频信号连线网络中的电容值。对低功率设计，需要从系统至工艺的每个设计级别中采取相应预防措施，级别越高，效果越好。[编辑本段]FPGA与CPLD的辨别和分类 FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是： 将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。[编辑本段]FPGA的应用 FPGA的应用可分为三个层面：电路设计，产品设计，系统设计1．电路设计中FPGA的应用 连接逻辑，控制逻辑是FPGA早期发挥作用比较大的领域也是FPGA应用的基石．事实上在电路设计中应用FPGA的难度还是比较大的这要求开发者要具备相应的硬件知识（电路知识）和软件应用能力（开发工具）这方面的人才总是紧缺的，往往都从事新技术，新产品的开发成功的产品将变成市场主流基础产品供产品设计者应用在不远的将来，通用和专用IP的设计将成为一个热门行业！搞电路设计的前提是必须要具备一定的硬件知识．在这个层面，干重于学，当然，快速入门是很重要的，越好的位子越不等人电路开发是黄金饭碗． 2．产品设计 把相对成熟的技术应用到某些特定领域如通讯，视频，信息处理等等开发出满足行业需要并能被行业客户接受的产品这方面主要是FPGA技术和专业技术的结合问题，另外还有就是与专业客户的界面问题产品设计还包括专业工具类产品及民用产品，前者重点在性能，后者对价格敏感产品设计以实现产品功能为主要目的，FPGA技术是一个实现手段在这个领域，FPGA因为具备接口，控制，功能IP，内嵌CPU等特点有条件实现一个构造简单，固化程度高，功能全面的系统产品设计将是FPGA技术应用最广大的市场，具有极大的爆发性的需求空间产品设计对技术人员的要求比较高，路途也比较漫长不过现在整个行业正处在组建”首发团队”的状态，只要加入，前途光明产品设计是一种职业发展方向定位，不是简单的爱好就能做到的！产品设计领域会造就大量的企业和企业家，是一个近期的发展热点和机遇 3．系统级应用 系统级的应用是FPGA与传统的计算机技术结合，实现一种FPGA版的计算机系统如用Xilinx V-4, V-5系列的FPGA，实现内嵌POWER PC CPU, 然后再配合各种外围功能，实现一个基本环境，在这个平台上跑LINIX等系统这个系统也就支持各种标准外设和功能接口（如图象接口）了这对于快速构成FPGA大型系统来讲是很有帮助的。这种”山寨”味很浓的系统早期优势不一定很明显，类似ARM系统的境况但若能慢慢发挥出FPGA的优势，逐渐实现一些特色系统也是一种发展方向。若在系统级应用中，开发人员不具备系统的扩充开发能力，只是搞搞编程是没什么意义的，当然设备驱动程序的开发是另一种情况，搞系统级应用看似起点高，但不具备深层开发能力，很可能会变成爱好者，就如很多人会做网页但不能称做会编程类似以上是几点个人开发，希望能帮助想学FPGA但很茫然无措的人理一理思路。这是一个不错的行业，有很好的个人成功机会。但也肯定是一个竞争很激烈的行业，关键看的就是速度和深度当然还有市场适应能力。

第一行，在driver/mtd/nand/s3c2410.c中第910行，s3c2410_nand_init函数：printk("S3C24XX NAND Driver, (c) 2004 Simtec Electronics ");行二行，同一文件，第212行，s3c2410_nand_inithw函数：dev_info(info->device, "Tacls=%d, %dns Twrph0=%d %dns, Twrph1=%d %dns ", tacls, to_ns(tacls, clkrate), twrph0, to_ns(twrph0, clkrate), twrph1, to_ns(twrph1, clkrate));第三行，在driver/mtd/nand/nand_base.c中第2346行，printk(KERN_INFO "NAND device: Manufacturer ID:" " 0x%02x, Chip ID: 0x%02x (%s %s) ", *maf_id, dev_id, nand_manuf_ids[maf_idx].name, type->name);第四行，在driver/mtd/nand/nand_bbt.c中第380行，creat_bbt函数：Printk(KERN INFO " Scanning device for bad blocks ");

烧写用的接口不同，烧写的时序也不同

MIF 有相应的工具，也可以用记事本写

不同的配置模式，AS是串行模式，PS是并行模式，这两种是用来加载FPGA的代码，而JTAG是用来调试FPGA的。链接的管脚也不一致

``

是的，由于时钟信号的特殊性，所以在FPGA板子上，只有一些专门为时钟输入而用的管脚，这样才能保证输入时钟的质量，然后时钟过来后，假设外源时钟是直接从晶体过来，那么PLL也是在设计时有可能需要的，所以从专用始终管脚到内部PLL，这就很自然的联系在一起了

芯片用新不用旧。

最主要的还是管脚分配吧

Xilinx [sei lin ke si]ALtera [a ta la]

速度等级体现在FPGA的核心工作频率能达到多高，速度等级越高，时钟频率就可以设置的越高；一般是一种型号的FPGA会同时生产几种速度等级的，能实现的功能相同，性能会因为速度等级有变化，然后价格有差异；

Altera公司一直致力于高密度可编程逻辑器件(CPLD/FPGA)的研发与生产. Altera可编程器件除了具有PLD的一般特点外,还具有改进结构先进的处理技术、现代的开发工具以及多种Mega功能选用等优点。

那应该是你的avalon-MM写时序不对，一旦不对，waitrequest就会一直为高的。话说这个avalon确实很悲催的说。

ARM的处理器没有A10这个型号的，CORTEX A9系列后面是高端的A15和低端的A5，前者目前基本都是4核，后者倒是有单核的，不过看目前的测试，A5单核心应该跑不过同频率A9（略低一点）

开发FPGA的个人经验是：1、选择开发板，至于ALTERA还是Xilinx看个人喜好，实质都是使用硬件描述语言，软件开发工具差异而已。我们有条件，开发板与是自制设计并调试制作的。我们用的是ALTERA CYCLONE III，VHDL语言，Qutarus软件。2、实践再实践，为用而学。写代码调试比光看一百遍书强，有问题再翻书、查资料，事半功倍。3、由小及大，模块化设计思路。系统规划后，先从小的任务开始，开发功能模块，再连接成系统。实际应用的项目开发也就是这样。

PCI Development Kit， Cyclone II Edition，PCI-DEVKIT-PROMO

EP1C6Q240C8的时钟引脚是PIN_28其他的得看用户手册

推挽输出。推挽输出就是单片机管脚脚可以直接输出高电平电压。开漏输出就是不输出电压，低电平时接地，高电平时不接地。如果外接上拉电阻，则在输出高电平时电压会拉到上拉电阻的电源电压。这种方式适合在连接的外设电压比单片机电压低的时候。

ALTERA的FPGA速度号是逆向排序的8速度最低而6是最高具体到最大时钟频率就难说了这只是用来标定同一种芯片不同的性能，是个相对的概念就是6比7快，7比8快也非绝对，统计上的结果在个别上会出现不一致

C一般是configuration也就是用于FPGA配置的管脚E是decive oe 也就是output enable输出使能R是device clear清零脚diff_n是差分端口的n端diff_p是差分端口的p端，和n端是相反的，一般指定p端的话n端会自动关联DQ是双向数据总线DQS应该是DQ的strobe，源同步闸门信号可，可以根据DQS信号对DQ进行锁存L就是锁相环PLL的一些信号管脚吧Dual purpose是多用管脚，也就是一些管脚有多种功能，可以根据不同的约束实现不同的功能